慣導(dǎo)測(cè)試系統(tǒng)多串口高速并行傳輸裝置的研究.pdf

1、隨著慣導(dǎo)技術(shù)的發(fā)展，在對(duì)慣性測(cè)量單元標(biāo)定和驗(yàn)收的測(cè)試過程中產(chǎn)生的數(shù)據(jù)量大量增加，對(duì)數(shù)據(jù)傳輸裝置的高效性和穩(wěn)定性提出了更高的要求。然而，傳統(tǒng)的數(shù)據(jù)傳輸裝置在高波特率和大數(shù)據(jù)量下會(huì)出現(xiàn)丟幀的情況。因此，研究一種穩(wěn)定，高效的新型數(shù)據(jù)傳輸裝置具有重要的現(xiàn)實(shí)意義。
　　本文研究慣導(dǎo)測(cè)試中的多串口高速并行數(shù)據(jù)傳輸裝置，該裝置主要用于接收8路慣性測(cè)量單元輸出的RS422串口數(shù)據(jù)。分析了多路串口數(shù)據(jù)接收方案，在此基礎(chǔ)上對(duì)此裝置的軟硬件設(shè)計(jì)進(jìn)行了深

2、入的研究，提出了以數(shù)字復(fù)接為基礎(chǔ)的多路數(shù)據(jù)接收方案。分別基于FPGA設(shè)計(jì)了高速串口接收模塊、數(shù)字復(fù)接模塊、USB數(shù)據(jù)轉(zhuǎn)發(fā)模塊等，特別給出了基于FPGA的數(shù)字復(fù)接建模方案和詳細(xì)設(shè)計(jì)說明。數(shù)據(jù)上傳采用USB3.0技術(shù)，設(shè)計(jì)了USB接口控制芯片的固件程序，并在上位機(jī)設(shè)計(jì)配套軟件實(shí)現(xiàn)慣導(dǎo)測(cè)試的數(shù)據(jù)接收以及測(cè)試流程。此外，對(duì)本系統(tǒng)進(jìn)行誤碼建模，并通過對(duì)誤碼模型詳細(xì)的分析提出了誤碼檢測(cè)的方案，在FPGA中設(shè)計(jì)m序列發(fā)生器，測(cè)試整個(gè)系統(tǒng)的誤碼率。同時(shí)

3、，針對(duì)所設(shè)計(jì)的軟硬件系統(tǒng)，搭建了測(cè)試環(huán)境，對(duì)基本的功能進(jìn)行測(cè)試。實(shí)驗(yàn)證明，本文所設(shè)計(jì)的多路串口高速并行傳輸裝置在8路慣性測(cè)量單元數(shù)據(jù)同時(shí)傳輸?shù)那闆r下，可以實(shí)現(xiàn)921600bps接收280Bytes/10ms的數(shù)據(jù)，并且同時(shí)進(jìn)行數(shù)據(jù)上傳解析。通過誤碼率測(cè)試，本系統(tǒng)能達(dá)到10-10的誤碼水平，達(dá)到了慣導(dǎo)測(cè)試的指標(biāo)要求。
　　本文研究的慣導(dǎo)測(cè)試多串口高速并行傳輸裝置，實(shí)現(xiàn)了高速率，高穩(wěn)定性和高靈活性。可以應(yīng)用于目前的各種慣導(dǎo)測(cè)試系統(tǒng)中。