CPU-FPGA混合架構上硬件線程執(zhí)行機制的研究.pdf

1、軟硬件混合架構是可重配置計算的重要形式，是結合CPU與FPGA可重構設備的一類處理器架構。它能夠為各種應用程序提供硬件加速能力、軟件解決方案，有較好的性能與靈活性。然而操作系統(tǒng)以及各種軟件對可重配置計算平臺的支持還很不完善，很難充分使用硬件加速帶來的優(yōu)點，主要困難來源于可重配置計算機的兩個缺陷。首先是可重配置計算機的設計方法比較復雜，將一個設計轉(zhuǎn)換成機器理解的配置信息還不能自動化。其次是可重配置應用程序和系統(tǒng)軟件的運行過程中需要額外的通

2、信工作。 為了解決以上問題，本文試圖利用Scratch-Pad存儲器，在CPU/FPGA混合架構做軟硬件協(xié)同設計，提供以scratch-Pad作為共享數(shù)據(jù)存儲區(qū)的硬件線程，提升軟件硬件化的方便性，并減少軟硬件之間的通信量。本文提出了一個CPU/FPGA混合架構上引入Scratch-Pad存儲器的新型硬件架構，以Scratch-Pad作為片內(nèi)高速數(shù)據(jù)存取區(qū)。首先將Scratch-Pad作為線程之間的共享內(nèi)存，設計了在該架構上的硬件

3、線程模型，該硬件線程能通過硬件邏輯來執(zhí)行，將線程中運算量較大的部分分配給硬件完成，其他的部分交給CPU作為軟件線程執(zhí)行。軟件線程控制了各軟硬件線程的運行，有效地利用CPU的靈活性。本軟硬件線程模型可以支持多個硬件線程與軟件線程，且運行在真正的并行方式。為了實現(xiàn)軟硬件混合模型中的硬件線程，本文通過Handel-C編譯器從C語言高級語言生成硬件配置，也可通過利用已有的經(jīng)過測試優(yōu)化的VHDL邏輯算法來配置硬件線程的執(zhí)行邏輯，最終在FPGA上執(zhí)

4、行該硬件線程。通過本機制簡化了軟件設計到硬件設計過程，提供了一定的由硬件運行程序代碼的能力。 本文使用Simics仿真程序模擬了一個軟硬件混合架構平臺，配置了一塊256KB的Scratch-Pad存儲器，一個300萬門的可重配置FPGA設備，一個通用處理器核。本文將DES，MD5SUM，歸并排序等算法設計為軟件線程與硬件線程，在該平臺上模擬運行獲得了測試數(shù)據(jù)。數(shù)據(jù)表明，平均執(zhí)行性能加速比為2.14，訪問外部內(nèi)存降低73.3％。