高速串行系統建模及自適應模擬均衡器的設計.pdf

1、隨著云計算、大數據、移動互聯網等新技術的興起和普及，人們對數據傳輸速率的要求日益增加。由于傳統的并行傳輸很難實現高速傳輸，串行通信鏈路逐漸成為主流的傳輸方式，SerDes技術也因為抗干擾能力強、傳輸速率高及成本低等優(yōu)點在高速數據傳輸系統中逐漸取代并行接口技術。另一方面，由于信道非理想特性引起的碼間干擾是影響數據速率提高的關鍵因素，利用均衡技術來補償信號失真成為SerDes系統中關鍵部分。因此，對于SerDes系統和均衡技術的研究具有重要

2、的應用價值。
　　本文首先研究了高速串行系統建模，包括基于Matlab平臺的預加重和連續(xù)時間均衡器的建模和基于ADS平臺的高速串行鏈路中的組合均衡器的建模。通過Matlab建模驗證了預加重和連續(xù)時間均衡器的功能，并分析了不同參數對預加重和連續(xù)時間均衡器性能的影響。通過基于ADS平臺的仿真分析了高速串行鏈路中的組合均衡器，比較了不同結構的組合均衡器的性能。仿真結果顯示，從實現和均衡效果兩方面折衷考慮，CTLE+2-tap DFE結構

3、是一種較好的組合均衡器結構。
　　本文還采用0.18μm CMOS工藝設計了10Gb/s的自適應模擬均衡器。為了拓展帶寬，高頻補償濾波器采用了源級退化和并聯峰化技術實現。自適應則通過比較轉換時間來產生控制信號反饋給均衡濾波器實現。該自適應模擬均衡器已經流片，包括焊盤在內的芯片面積為0.69×0.65=0.45mm2。后仿真結果表明，經過18英寸PCB信道的10Gb/s偽隨機序列，碼間干擾嚴重，眼圖已經基本閉合，在經過自適應模擬均衡