無(wú)校準(zhǔn)低功耗12位100MS-s ADC的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著當(dāng)今通信技術(shù)和片上系統(tǒng)（SoC）技術(shù)的發(fā)展，對(duì)ADC的要求也越來(lái)越高。一方面，這些應(yīng)用不僅要求ADC具有較高的速度和精度，同時(shí)還得具有良好的靜態(tài)和動(dòng)態(tài)性能。另一方面，為了降低成本，SoC應(yīng)用對(duì)ADC小面積和低功耗的要求也越來(lái)越高。另外，SoC應(yīng)用也要求其系統(tǒng)中各個(gè)模塊易于集成，便于 IP化，這就要求其中的ADC需要采用與數(shù)字電路兼容的標(biāo)準(zhǔn)工藝實(shí)現(xiàn)，同時(shí)具有較少的端口，通用性好。在各種ADC算法中，由于流水線(xiàn)ADC能實(shí)現(xiàn)精度、速度、功

2、耗的良好折中，而CMOS工藝能提供性能優(yōu)越的開(kāi)關(guān)器件，故開(kāi)關(guān)電容電路被很好的應(yīng)用在了流水線(xiàn)ADC中。通常分辨率10位以上的流水線(xiàn)ADC都需要借助校準(zhǔn)保證精度。校準(zhǔn)可以降低ADC中開(kāi)關(guān)、運(yùn)放、傳統(tǒng)流水線(xiàn)結(jié)構(gòu)等引入的非線(xiàn)性，但會(huì)占用一定的芯片面積和產(chǎn)生一定的功耗。為了減小面積和節(jié)約成本，并且使ADC的功能具有通用性，包含校準(zhǔn)電路的ADC不適合于SoC應(yīng)用。所以，研究無(wú)校準(zhǔn)的低功耗流水線(xiàn)ADC的設(shè)計(jì)對(duì)于SoC的應(yīng)用是很有必要的。
　　論

3、文的研究?jī)?nèi)容主要包括ADC的高線(xiàn)性度和低功耗設(shè)計(jì)兩個(gè)方面，其次是針對(duì)本文ADC的重要單元模塊的設(shè)計(jì)實(shí)現(xiàn)：
　　1.在提高線(xiàn)性度方面，論述了ADC采用第一級(jí)多位結(jié)構(gòu)在提高線(xiàn)性度上的優(yōu)勢(shì)，同時(shí)研究了采樣開(kāi)關(guān)線(xiàn)性化技術(shù)。在開(kāi)關(guān)自舉電路中，通過(guò)加入電荷分享補(bǔ)償便能補(bǔ)償該部分電荷損失，在不影響頻率響應(yīng)的情況下，有效的提高了開(kāi)關(guān)的線(xiàn)性度。仿真結(jié)果說(shuō)明，和沒(méi)有采用電荷分享補(bǔ)償相比，采用了電荷分享補(bǔ)償后， ADC總諧波失真降低了10dB。另外，對(duì)

4、傳統(tǒng)的中心對(duì)稱(chēng)電容版圖技術(shù)進(jìn)行了改進(jìn)，使得電容陣列寄生參數(shù)匹配度提高，從而提高了電容的比例精度。通過(guò)最終三個(gè)版本ADC的流片和實(shí)測(cè)結(jié)果說(shuō)明了改進(jìn)的中心對(duì)稱(chēng)電容版圖技術(shù)的有效性。
　　2.研究流水線(xiàn)ADC低功耗技術(shù)。對(duì)各種流水線(xiàn)ADC的低功耗技術(shù)進(jìn)行了較全面的分析。主要分析了無(wú)前端采樣保持電路（SHA-less）的流水線(xiàn)ADC結(jié)構(gòu)及運(yùn)放共享結(jié)構(gòu)的優(yōu)缺點(diǎn)，并對(duì)這兩種結(jié)構(gòu)進(jìn)行了誤差分析。本文的ADC采用了SHA-less與運(yùn)放共享相結(jié)合

5、的結(jié)構(gòu)，大幅度的降低了功耗，并給出了消除該結(jié)構(gòu)下記憶效應(yīng)的解決辦法。具體措施是：在ADC采樣和保持兩個(gè)相位之間插入一個(gè)清零脈沖，受控于該脈沖的開(kāi)關(guān)不僅使前后兩級(jí)MDAC共享的運(yùn)放輸入端得到清零，也消除了MDAC的記憶效應(yīng)對(duì)下一個(gè)采樣信號(hào)的影響。
　　3．在主要單元模塊設(shè)計(jì)方面，首先，研究了寬帶高增益跨導(dǎo)放大器設(shè)計(jì)。說(shuō)明了跨導(dǎo)放大器采用單級(jí)結(jié)構(gòu)在實(shí)現(xiàn)低功耗方面的優(yōu)勢(shì)。其次，對(duì)基準(zhǔn)驅(qū)動(dòng)電路的噪聲、輸出阻抗及與之相連的寄生器件等進(jìn)行了深

6、入分析，確定了各個(gè)主要設(shè)計(jì)參數(shù)之間的關(guān)系。再次，全面分析和研究了降低高速鎖存比較器的回踢噪聲的設(shè)計(jì)，并結(jié)合SHA-less結(jié)構(gòu)的ADC，采用改進(jìn)的比較器控制時(shí)鐘，有效的降低了比較器的回踢噪聲，使比較器的輸入失調(diào)由42mV降低至100μV。
　　4.為了證明上述技術(shù)的有效性，對(duì)三個(gè)版本的單片開(kāi)關(guān)電容型流水線(xiàn)12位100MS/s ADC基于0.18μm1P6M CMOS工藝，進(jìn)行了流片驗(yàn)證。其中，版本1采用了傳統(tǒng)10×1.5位/級(jí)+2

7、位的流水線(xiàn)結(jié)構(gòu)和傳統(tǒng)的中心對(duì)稱(chēng)電容版圖；版本2采用了本文提出的4位+7×1.5位+2位的流水線(xiàn)結(jié)構(gòu)和傳統(tǒng)的中心對(duì)稱(chēng)電容版圖；版本3采用了本文提出的4位+7×1.5位+2位流水線(xiàn)結(jié)構(gòu)和改進(jìn)的中心對(duì)稱(chēng)電容版圖。在相同條件下的測(cè)試結(jié)果表明，版本2的DNL、INL、SFDR等反映線(xiàn)性度的指標(biāo)高于版本1，且功耗低于版本1，說(shuō)明首級(jí)高位的結(jié)構(gòu)優(yōu)于首級(jí)低位的結(jié)構(gòu)；版本3和版本2都采用了本文提出的流水線(xiàn)結(jié)構(gòu)，故功耗相當(dāng)；版本3采用了改進(jìn)的中心對(duì)稱(chēng)版圖結(jié)

8、構(gòu)，比版本2具有更高的線(xiàn)性度。版本3的SFDR高于已報(bào)道的無(wú)校準(zhǔn)的ADC，雖然FoM指標(biāo)遜于一些采用較新低功耗技術(shù)和先進(jìn)工藝的ADC，但是優(yōu)于已報(bào)道的無(wú)校準(zhǔn)的12位高速ADC。以上結(jié)果說(shuō)明本文ADC采用的首級(jí)高位的流水線(xiàn)結(jié)構(gòu)、電荷分享補(bǔ)償、改進(jìn)的中心對(duì)稱(chēng)電容版圖、運(yùn)放共享與SHA-less相結(jié)合等措施能夠在無(wú)校準(zhǔn)、修調(diào)以及合理的功耗下，實(shí)現(xiàn)與國(guó)際上已報(bào)道的采用后臺(tái)數(shù)字校準(zhǔn)的12位120MS/s ADC相當(dāng)?shù)男阅堋?br>　　從SoC應(yīng)用