40Gbps高速串行接口控制器門控時鐘自動優(yōu)化關鍵技術研究與實現.pdf

1、傳統(tǒng)綜合工具能夠自動識別并插入組合邏輯門控時鐘單元，然而，即便在組合邏輯門控時鐘優(yōu)化后，仍可以通過數據流水分析來尋找更多的門控機會，以減少時鐘信號所驅動的寄存器以及寄存器下游邏輯的動態(tài)功耗。實際情況是，跨寄存器域數據流水分析需要有相當經驗的硬件設計師，通過分析多個時鐘周期的數據流水行為來決定哪些寄存器可以在什么條件下被選通。這種方法不僅耗時耗力，而且容易出錯，因此，門控時鐘邏輯的自動優(yōu)化顯得尤為必要。本文從 RTL級跨寄存器域的門控時鐘

2、邏輯優(yōu)化入手，深入研究了跨寄存器域數據流水分析技術以及時序電路門控時鐘邏輯自動優(yōu)化關鍵技術，并將其應用于40Gbps高速串行接口控制器，以期最大程度地利用門控時鐘技術來降低控制器芯片的動態(tài)功耗。本文主要工作包括：
　　1、深入研究跨寄存器域數據流水分析以及時序電路門控時鐘邏輯優(yōu)化關鍵技術。詳細介紹了基于后向追溯的可觀測性時序電路門控時鐘（OBS）優(yōu)化技術和基于前向追溯的穩(wěn)態(tài)輸入時序電路門控時鐘（STB）優(yōu)化技術；同時，闡述了門控時

3、鐘能效的概念，用以衡量門控時鐘邏輯的好壞。
　　3、運用時序電路門控時鐘邏輯優(yōu)化技術的自動實現方法，對40Gbps高速串行接口控制器芯片進行RTL級門控時鐘邏輯的自動優(yōu)化；詳細分析并對比優(yōu)化前后設計各方面性能，分析優(yōu)化后的設計在門控時鐘率和門控時鐘能效等方面的改善；并對優(yōu)化后的設計進行等價性檢查及功能仿真，以期驗證其功能正確性。
　　4、采用傳統(tǒng)的后端設計流程，對控制器進行綜合、布局布線，并分析比較優(yōu)化前后設計的時序、面積以