DDR3控制器的設(shè)計與驗證.pdf

1、伴隨著摩爾定律，現(xiàn)今各種微處理器內(nèi)部的工作頻率不斷上升，存儲器有限的存取速度和外部接口的控制電路的低性能直接影響了系統(tǒng)性能的提升。DDR3 SDRAM作為新一代存儲器，有著工作電壓低，功耗小，速度快和容量大等特點，但是也存在一些局限性。DDR3 SDRAM的各種讀寫操作必須要滿足特定的時序參數(shù)，才能保證內(nèi)存正常工作。DDR3 SDRAM控制器采用簡單的用戶接口，內(nèi)部實現(xiàn)各種復雜的DDR3的讀寫操作要求。
　　本文在研究了DDR3的

2、工作原理和基本操作的基礎(chǔ)上，設(shè)計出一款高性能控制器。為了提升 DDR3的傳輸速率，采用了輸入請求重排序和利用 SDRAM中多個獨立 Bank進行并行操作等關(guān)鍵技術(shù)。輸入請求重排序可以有效的提高頁命中的概率。多個獨立 Bank并行執(zhí)行可以有效的掩蓋預充電的時間，不同 Bank交叉執(zhí)行可以大大降低內(nèi)存訪問延遲。DDR3控制器采用自頂向下的設(shè)計方法劃分為各個模塊，然后用 Verilog HDL完成初始化模塊、用戶接口模塊、控制模塊、排序模塊、