低功耗全邊沿觸發(fā)器設計研究.pdf

1、目前，主流集成電路(IC)使用的數字信號為信息量最少的二值信號，所以導致了IC中互聯(lián)線和芯片引腳過多等問題，這是二值數字集成電路的主要缺點。而且隨著CMOS工藝的進步，其發(fā)展也面臨著眾多基礎物理極限的難題。例如，晶體管的熱耗散、短溝道效應、量子力學效應和高漏電功耗等。與此同時，下一代納米電子器件也正在研發(fā)中，例如，神經MOS管(vMOS)、共振隧穿二極管(RTD)、量子點細胞機(QCA)。這些器件往往具有多個工作狀態(tài)，或許更適合用于多值

2、電路設計，而非傳統(tǒng)的二值電路。為解決二值集成電路的主要缺點和更有效地利用多值納米電子器件，需要對多值電路進行更多關注和研究。而多值觸發(fā)器是多值電路中最重要的基本單元，也是多值電路設計的難點。
　　另外，隨著CMOS工藝的高速發(fā)展，IC的規(guī)模和密度也在不斷提高，且其工作時鐘的頻率也日益提高，導致其功耗迅速增大。因此，降低功耗是電路設計中關鍵的研究領域。而包括時鐘分布網絡和觸發(fā)器的時鐘子系統(tǒng)的功耗往往占了芯片總功耗的最大部分。為降低系

3、統(tǒng)功耗，本文將具有更多跳變沿的多值時鐘作為降低功耗的一個有效途徑而應用于時序電路中。
　　基于以上論點，本文研究并提出了基于多值時鐘的低功耗多值全邊沿觸發(fā)器，主要進行了以下幾方面的工作。
　　首先，本文對多值時鐘信號進行了較為深入的系統(tǒng)研究。根據充分利用多值信號的原則，確定了多值時鐘的標準波形。根據多值時鐘應用環(huán)境，分析了多值時鐘功耗的估算方法。另外，總結了多值時鐘奇偶值互跳的規(guī)律等多值時鐘的性質。
　　其次，由于目前

4、尚無產生多值時鐘信號的集成電路，為了能使信息量大的多值時鐘得以實用，本文以產生三值時鐘為例設計了CMOS三值時鐘發(fā)生器，并用HSPICE軟件進行了模擬。模擬結果表明，三值時鐘發(fā)生器具有正確的功能。分析顯示，其電路簡單，且能穩(wěn)定可靠高效地運行，滿足時鐘信號的設計要求。
　　最后，為方便設計基于多值時鐘的多值觸發(fā)器，本文先對基于多值時鐘的鎖存器進行了設計與研究。在對鎖存器工作原理的研究基礎上，結合多值時鐘邏輯值的變換規(guī)律，本文提出了一

5、種基于多值時鐘的多值全邊沿觸發(fā)器的通用結構。根據該通用結構，可較容易地設計基于各種基值時鐘的任意值全邊沿觸發(fā)器，設計的全邊沿觸發(fā)器可以為任意值觸發(fā)器，并對任意值時鐘所有跳變都敏感，消除了冗余跳變，降低了功耗，而且具有電路簡潔和工作高效等特點。
　　為驗證全邊沿觸發(fā)器通用結構，本文具體設計了基于三值時鐘的CMOS二值和三值四邊沿觸發(fā)器，以及基于四值時鐘的CMOS四值六邊沿觸發(fā)器，并對它們進行了HSPICE模擬，模擬結果證實了它們都具