高性能并行乘法器半定制設計方法研究.pdf

1、乘法器是微處理器中的重要部件,它的設計與實現(xiàn)直接影響著整個數(shù)字系統(tǒng)的性能,因此高性能乘法器的設計仍然被關注。另一方面,激烈的市場競爭加速了產品的上市進程,從而要求設計者盡量縮短設計時間。為了兼顧乘法器的性能和設計時間,通常使用基于標準單元庫的半定制設計方法。但是傳統(tǒng)的半定制設計方法受限于庫中標準單元有限的驅動能力,無法實現(xiàn)最短路徑延時。為此,本文提出了基于標準單元庫擴展的乘法器設計方法,消除了傳統(tǒng)方法的不足。
　　 本文設計并實

2、現(xiàn)17bit×17 bit帶符號數(shù)字乘法器。為了提高乘法器的性能,采用改進的Booth編碼算法,Wallace樹形結構,以及基于標準單元庫擴展的設計方法。該方法使用邏輯功效模型分析乘法器的關鍵路徑,通過構造驅動能力更為完備的單元以實現(xiàn)關鍵路徑中每一級門功效相等,從而得到最短路徑延時。將TSMC90nm標準單元庫擴展得到擴展單元庫,使用兩個單元庫分別版圖實現(xiàn)數(shù)字乘法器,基于擴展單元庫實現(xiàn)的乘法器速度提升10.87％。實驗結果表明,基于標準