具有絕緣柱結構的雙柵MOSFET的性能研究.pdf

1、近年來，伴隨著電子化產(chǎn)業(yè)的迅猛發(fā)展，芯片集成度的提高，對小型化MOS器件性能的要求也隨之提高。在器件尺寸進入納米級后，各種不良現(xiàn)象的出現(xiàn)，直接或間接的影響著器件的性能。為了緩解這些問題對器件的影響，目前解決途徑主要有以下幾點:一、尋找新的器件結構和新材料制備工藝;二、使用新的工藝制造技術;三、尋找性能更佳的理論模型。本文主要采用第一種方式，研究新的器件結構DPDG(Dielectric Pocket Double Gate)MOSFET

2、。它是基于雙柵MOSFET的基礎上，在源漏端溝道側面添加絕緣柱(DP)的一種結構。DP削弱了源漏端與溝道之間的電荷分享，提高器件的擊穿特性和柵控能力，可以更好的抑制短溝道效應（Short Channel Effect，SCE），更適合在高溫環(huán)境下使用，提高了器件的可靠性。因此，隨著DP的加入，使得DPDG MOSFET在小尺寸器件中更受歡迎，成為在設計高溫納米級CMOS電路中最佳候選者之一。
　　本文是從DPDG MOSFET溝道

3、結構出發(fā)。通過使用Atlas仿真軟件，模擬仿真DPDG MOSFET電學特性。模擬了DPDG MOSFET與DG MOSFET在溝道內(nèi)的體電勢和體電場。結果發(fā)現(xiàn)，在源漏溝道絕緣柱表面處的電場和電勢會出現(xiàn)大幅度的降低，因此DPDG MOSFET在抑制熱載流子(Hot Carrier Effects，HCE)效應和SCE效應方面更有優(yōu)勢。模擬了溝道中心的載流子遷移率，Id～Vds特性以及Id～Vgs特性。最后，在不同的溝道長度下，分析了DP

4、DG MOSFET與DGMOSFET的閾值電壓(Threshold voltage，Vt)、亞閾值斜率(subthreshold slope，SS)以及漏感應勢壘降低效應(Drain induced Barrier Lowering，DIBL)。結果表明，源漏端DP的加入，降低了HCE和SCE對器件性能的影響，提高器件可靠性。
　　本文是在直角坐標系下，以源漏端絕緣柱之間的溝道建立二維泊松方程，使用拋物線近似方法求解方程，得出在溝

5、道漏端絕緣柱表面的電勢模型。通過使用Atlas仿真工具，分析了不同漏壓下，模型處在線性區(qū)和飽和區(qū)時的建模結果與仿真結果。以及在不同柵長下，模型與仿真數(shù)據(jù)的比較。分析并驗證了模型的準確性。
　　討論并分析了溫度對DPDG MOSFET性能的影響。通過Atlas仿真軟件模擬器件在不同溫度環(huán)境下，Id-Vd曲線、Id-Vgs曲線、遷移率以及SCE等相關特性的分布情況。結果發(fā)現(xiàn)，溫度對器件性能影響很大，外界的溫度越高，器件的性能越差。相比