網(wǎng)絡協(xié)議處理芯片中碎片整理機制的設計.pdf

1、隨著下一代40G/100Gbps以太網(wǎng)標準的出現(xiàn)，高速主干網(wǎng)的快速部署和移動互聯(lián)的爆炸性發(fā)展，人們對于網(wǎng)絡速度的需求越來越強烈，而大數(shù)據(jù)時代下的網(wǎng)絡安全保障是龐大的網(wǎng)絡體系正常運營的基本條件之一。經(jīng)過調(diào)研后發(fā)現(xiàn)，在高速和安全必須兼具的前提下，網(wǎng)絡安全處理器是一種良好的解決方案。而現(xiàn)階段網(wǎng)絡安全處理器的性能遠落后于需求，因此高速網(wǎng)絡安全處理器的研究顯得尤為重要。在網(wǎng)絡安全處理器架構中，數(shù)據(jù)訪問通常有兩種方式，一種是基于描述符間接操作，另一

2、種是實體數(shù)據(jù)直接傳輸。在前者的應用場景中，由于描述符訪問和處理比較頻繁，通常將其存儲在高速緩存空間里，而高速緩存的地址空間是有限的，因此對于描述符的管控和處理顯得尤為必要。
　　本研究基于江南計算技術研究所國家核高基項目“千兆網(wǎng)絡安全協(xié)議處理器”的研發(fā)背景，設計一種面向描述符的碎片整理機制。該機制基于統(tǒng)計學原理提出了一套碎片整理流程，用以調(diào)整網(wǎng)絡安全協(xié)議處理器中描述符在高速緩存空間的分布，可以規(guī)避惡劣網(wǎng)絡環(huán)境下因零碎的網(wǎng)絡包過分積

3、累而導致整體處理帶寬下降的情形，使得高速緩存地址空間得到合理的應用。采用靜態(tài)隨機存取存儲器(Static Random Access Memory，SRAM)作為高速緩存空間，內(nèi)部存儲控制字和描述符。在方案設計完成之后，將該方案進行硬件模塊劃分，隨后詳細分析陳述各模塊功能，利用Verilog語言進行寄存器傳輸級(Register Transfer Level，RTL)描述。設計工作完成之后對整體進行了功能點梳理，搭建基于通用方法學（Un

4、iversal Verification Methodology，UVM）的驗證平臺進行模塊和全局仿真，通過DC(Design Compiler)工具進行了邏輯綜合并分析了時序面積報告，在FPGA(FieldProgrammable Gate Array)上搭建針對性的測試平臺進行原型驗證，最后利用UVM平臺進行批量包性能測試。設計了一種碎片整理硬件設計方法，可以實現(xiàn)描述符在流通中的合理存儲，提高高速緩存空間的地址利用率。性能測試表明，