三維集成電路硅通孔動(dòng)態(tài)功耗優(yōu)化.pdf

1、隨著集成電路的不斷發(fā)展，每個(gè)芯片上的集成度不斷提高，單元器件數(shù)目急劇增大。單元間連線長(zhǎng)度的增加不僅使得二維平面上的芯片面積增大，也影響電路工作速度及性能。于是產(chǎn)生了三維集成電路的思想，立體集成的方法在有效地提高系統(tǒng)的集成度的同時(shí)可以提高電路的性能。在三維集成電路中具有多種互連形式，其中硅通孔（Through Silicon Via）的出現(xiàn)大大縮短了互連長(zhǎng)度，為三維集成的通信提供了新思路。本文以TSV為研究對(duì)象，著手于其電路參數(shù)模型，重點(diǎn)

2、研究其動(dòng)態(tài)功耗的優(yōu)化問(wèn)題。
　　本研究主要內(nèi)容包括：⑴對(duì)TSV的制造技術(shù)進(jìn)行介紹。包括其工藝流程及四項(xiàng)關(guān)鍵技術(shù)。然后針對(duì)不同的TSV形狀以及不同的金屬填充材料進(jìn)行了討論，確定了一種TSV的形狀及周邊完整的互連結(jié)構(gòu)。在圓柱形TSV的結(jié)構(gòu)基礎(chǔ)上，進(jìn)行較為完整的電路參數(shù)提取，包括TSV的寄生電容、寄生電阻、寄生電感，襯底寄生電導(dǎo)、襯底寄生電容以及兩根TSV之間的耦合電參數(shù)等。⑵說(shuō)明了功耗在電路性能中的重要性，分析了典型的CMOS工藝中功

3、耗的組成及來(lái)源，其中動(dòng)態(tài)功耗占功耗組成的最大部分。接著分析了三維互連網(wǎng)絡(luò)的功耗，并以單根TSV結(jié)構(gòu)為基礎(chǔ)，利用提取出的電路參數(shù)，對(duì)TSV的動(dòng)態(tài)功耗進(jìn)行了重點(diǎn)計(jì)算與分析，比較了各個(gè)寄生參數(shù)對(duì)動(dòng)態(tài)功耗的影響，由此對(duì)TSV的電路參數(shù)模型進(jìn)行了簡(jiǎn)化。重點(diǎn)討論了TSV的直徑與動(dòng)態(tài)功耗的關(guān)系。與此同時(shí)，為了權(quán)衡延時(shí)的影響，分析了三維互連延時(shí)的計(jì)算方法，討論了TSV的直徑與其延時(shí)的關(guān)系。⑶選取了堆疊式的TSV拓?fù)浣Y(jié)構(gòu)，在此基礎(chǔ)上針對(duì)動(dòng)態(tài)功耗的最優(yōu)化問(wèn)

4、題，提出了一種多層三維集成電路的新結(jié)構(gòu)，該結(jié)構(gòu)采用了直徑逐級(jí)縮減從而降低功耗的思路，在權(quán)衡延時(shí)及面積約束的影響下，尋找出最佳的縮減規(guī)律。結(jié)果表明，在犧牲5％的延時(shí)情況下，采用本文的模型可以使得 TSV的動(dòng)態(tài)功耗最高可減少19.52%。⑷對(duì)所采用的優(yōu)化模型進(jìn)行了適用情況分析。分別通過(guò)改變最優(yōu)化問(wèn)題中的約束條件，包括直徑差值和延時(shí)犧牲比例，以及改變除TSV直徑之外的其他工藝參數(shù)，包括TSV長(zhǎng)度、氧化層厚度、TSV填充材料等進(jìn)行對(duì)比，來(lái)討論不