高清電視芯片中內存控制器的設計.pdf

1、目錄摘要…?！?。.……。。....……Abstract……，……，.，..…，，，..…，.…引言.……。.……，.……第一章緒論……第一節(jié)內部存儲器在電子產(chǎn)品中的重要地位……第二節(jié)內部存儲器的發(fā)展概況……巧第三節(jié)內部存儲器控制的實現(xiàn)……8第四節(jié)本文的主要研究內容及研究重點……10第五節(jié)論文結構……11第六節(jié)本章小結……’H第二章DDRSDRAM控制器基礎……12第一節(jié)DDRSDRAM器件概述....……12第二節(jié)D呱SDRAM控制器

2、接口……19第三節(jié)本章小結……‘”’20第三章D朋SD尺AM控制器邏輯設計……‘…21第一節(jié)仲裁器……2第二節(jié)控制器……”’25第三節(jié)上電模塊……“‘.25第四節(jié)地址輸出模塊……‘’‘’27第五節(jié)數(shù)據(jù)引腳模塊……8第六節(jié)數(shù)據(jù)命令緩沖區(qū)控制模塊……9第七節(jié)頂層緩沖設計……0第八節(jié)刷新同步……33第九節(jié)輸入路徑(州pUrf_PATH)……‘……34第十節(jié)輸出路徑(OUT尸UT_PATl)……心5第十一節(jié)預檢測模塊……37第十二節(jié)數(shù)字鎖相環(huán)和

3、延時模塊……37第十三節(jié)片外驅動校準功能……37第十四節(jié)數(shù)據(jù)線校準功能……，……，……7第十五節(jié)動態(tài)終端電阻調整功能……38摘要隨著高清電視中處理數(shù)據(jù)格式增多和圖像分辨率加大，高清電視板上內存容量逐漸增大，速度日益提高，本設計就是著眼于這種需求，開發(fā)了適用于ODRZ和DDR3的內存控制器，并且成功地在高清電視芯片中實現(xiàn)和加以驗證。本文設計中，DDR內存控制器的邏輯實現(xiàn)分為仲裁器和控制器兩大模塊，主要創(chuàng)造性包括:仲裁器中采用了高效率的輪叫

4、調度算法，采用了兩級仲裁器設計，有效的避免了沖突，提高了帶寬的利用率利用異步緩沖將仲裁器和控制器聯(lián)系在一起，保證仲裁器和控制器可以工作在不同的時鐘域，提高控制器對多種速度內存的兼容性通過數(shù)據(jù)寬度傳輸模塊來自動適應內存總線寬度，滿足使用x32只16等多種位寬的內存的需要將地址映射成「排(尺Ow)〕，〔組(BANK)〕，「列(COLUMN)」格式，同時采用預檢測模塊，可以提前激活下一個需要操作的組，提高內存的訪問效率。在芯片中實現(xiàn)之后，在芯

5、片測試驗證方面主要解決的技術難題有:從自動測試設備測試的角度給出了測試流程圖和測試要點，可以完成ATE的驗證、節(jié)省機時提供了帶寬軟件測試方法，并且基于此方法經(jīng)過反復調整測試后將低低仲裁器和普通仲裁器的占用比例設置為20%比800b，實際測試證明，OD尺2模式卜系統(tǒng)有效帶寬由54.48%提高到59.17%，滿足多種應用場合的需要。按照電子器件工程聯(lián)合委員會的標準，對整體系統(tǒng)芯片的時序特性和電器指標有進行了測量，可以發(fā)現(xiàn)時鐘抖動tJ工T(c

6、c)在一143.28ps到104.O6ps之間，完全滿足JEDEC定義的一16OpS到160ps標準，而數(shù)據(jù)選通脈沖對時鐘的延時tDQsS在一126.Zps到179.sps之間，遠小于JEDEC定義的一375ps到375ps的標準，數(shù)據(jù)建立時間tDS的最小值是24OPs，遠大于JEDEC定義的最小值3Ops，全面驗證和測量，可以證明內存控制器所有時序和電氣性能滿足指標要求。搭配本設計內存控制器的高清電視芯片具有良好的性能。關鍵詞:DDR