64QAM解調(diào)模塊的設計與實現(xiàn)驗證.pdf

1、本論文主要工作是64QAM解調(diào)模塊的設計、算法驗證及其實現(xiàn)的FPGA驗證。
　　 論文首先簡要介紹了各模塊的主要算法和實現(xiàn)方案，在對各種算法進行Simulink動態(tài)仿真、比較的基礎上確定了本設計的解調(diào)方案，并對方案進行了浮點數(shù)仿真、定點數(shù)仿真及FPGA驗證，給出了仿真結果和驗證結果。
　　 根據(jù)各種算法的仿真結果并參考已有產(chǎn)品的成功經(jīng)驗，本設計最終確定了Gardner定時恢復環(huán)路+RCDD載波恢復環(huán)路+基于對數(shù)關系的自動

2、增益控制環(huán)路的實現(xiàn)方案。為方便后續(xù)實現(xiàn)工作，在仿真中并未使用仿真軟件標準庫中的模塊，而是使用基本的算術運算模塊和邏輯運算模塊搭建了仿真模型，并正確實現(xiàn)了其功能，達到了預期的性能指標。
　　 論文首先有針對性的對定時恢復環(huán)路、載波恢復環(huán)路及自動增益控制環(huán)路的已有算法進行仿真比較。在確定環(huán)路結構的基礎上，通過對其性能、成本及復雜度等方面的綜合選擇，確定了本設計最終解調(diào)方案。然后建立Simulink浮點數(shù)動態(tài)仿真模型，對其進行了算法驗

3、證。算法驗證達到預期性能指標后，搭建SystemGenerator定點數(shù)仿真模型。通過定點數(shù)仿真將浮點數(shù)定點化，對各模塊輸出精度進行截斷，確定各模塊輸出信號的位數(shù)。在保證解調(diào)性能的前提下，降低硬件實現(xiàn)的功耗。最后在定點數(shù)仿真達到預期性能指標的前提下使用System Generator生成Verilog硬件代碼，并對代碼進行了功能驗證和靜態(tài)時序分析。
　　 研究結果表明，本文采用的64QAM解調(diào)方案，在相偏30°、頻偏10ppm、