適合于硬件進(jìn)化的FPGA平臺(tái)設(shè)計(jì)實(shí)現(xiàn).pdf

1、可進(jìn)化硬件(EHW)是指硬件能夠通過(guò)與環(huán)境的交互作用自適應(yīng)地和動(dòng)態(tài)地改變和調(diào)整自身的結(jié)構(gòu)和行為,其研究思路是在可重配置的硬件平臺(tái)上模擬自然進(jìn)化的過(guò)程?？蛇M(jìn)化硬件硬件系統(tǒng)在電路設(shè)計(jì)、自動(dòng)控制、容錯(cuò)系統(tǒng)、模式識(shí)別與人工智能、機(jī)器人、太空和深海探索等領(lǐng)域?qū)⒂兄鴺O其廣泛的應(yīng)用前景。本文總結(jié)了可進(jìn)化硬件研究領(lǐng)域的研究現(xiàn)狀,分析了目前研究中使用的可進(jìn)化硬件平臺(tái)的結(jié)構(gòu)特點(diǎn)和優(yōu)缺點(diǎn),著重分析了基于FPGA硬件進(jìn)化各種實(shí)現(xiàn)結(jié)構(gòu)。首先,本文根據(jù)硬件進(jìn)化的原

2、理,研究了硬件進(jìn)化在電路設(shè)計(jì)領(lǐng)域的應(yīng)用。本文通過(guò)2個(gè)硬件進(jìn)化實(shí)例設(shè)計(jì)并實(shí)現(xiàn),分別在基于FPGA的門(mén)級(jí)和函數(shù)級(jí)硬件進(jìn)化方面做了一些探索。在門(mén)級(jí)進(jìn)化方面,提出了一種基于LUT的VRC模型,通過(guò)對(duì)3到5輸入LUT的LUT-VRC模型進(jìn)行了系統(tǒng)的比較分析,得到了一種最佳的基于3輸入LUT的VRC結(jié)構(gòu)模型;函數(shù)級(jí)進(jìn)化研究方面,本文提出了一種新型針對(duì)圖像濾波器應(yīng)用硬件進(jìn)化單元結(jié)構(gòu),該結(jié)構(gòu)進(jìn)化出的濾波器能夠很好的濾除圖像中的高斯噪聲和椒鹽噪聲。其次,

3、根據(jù)針對(duì)現(xiàn)有FPGA硬件進(jìn)化平臺(tái)的缺點(diǎn),采用0.13um工藝設(shè)計(jì)并實(shí)現(xiàn)了一種適合進(jìn)化的CPU+FPGA可重構(gòu)平臺(tái)芯片。FPGA方面,邏輯單元設(shè)計(jì)中采用了4SLICE組合成一個(gè)CLB結(jié)構(gòu),加強(qiáng)了SLICE之間的資源復(fù)用和資源共享,SLICE內(nèi)部實(shí)現(xiàn)了SOP功能擴(kuò)展,提高了SLICE對(duì)多輸入邏輯的支持。互聯(lián)資源方面,采用了新一代的主動(dòng)互聯(lián)架構(gòu)技術(shù),實(shí)現(xiàn)各種IP單元通過(guò)統(tǒng)一接口融入互聯(lián)網(wǎng)絡(luò)。互聯(lián)資源采用了全驅(qū)動(dòng)(Full Buffer)方式構(gòu)

4、建開(kāi)關(guān)矩陣,增加了時(shí)序性能和時(shí)序可預(yù)測(cè)性。CPU部分采用了IBM公司32位開(kāi)源處理器核Power PC405軟核,FPGA和CPU之間設(shè)計(jì)異步FIFO和共享雙口RAM接口,通過(guò)中斷驅(qū)動(dòng)方式進(jìn)行數(shù)據(jù)通信。該芯片從3個(gè)方面針對(duì)硬件進(jìn)化設(shè)計(jì),加快硬件進(jìn)化速度。第一是針對(duì)硬件進(jìn)化過(guò)程中每次只有少量位流改變的情況,減少重配置位流粒度,FPGA的位流配置結(jié)構(gòu)采用了行列雙譯碼方式,可以以1bit為單位對(duì)FPGA進(jìn)行配置讀寫(xiě),大大提高了部分重配置速度。