應(yīng)用于流水線ADC的開關(guān)電容放大器研究與設(shè)計(jì).pdf

1、開關(guān)電容放大器經(jīng)過近40年的發(fā)展，已成為混合信號(hào)處理電路中不可或缺的一部分。即使在數(shù)字化處理技術(shù)日益增強(qiáng)的今天，外界的模擬信號(hào)都需要經(jīng)過模數(shù)轉(zhuǎn)化器轉(zhuǎn)成數(shù)字信號(hào)后，能才在數(shù)字域處理?？蓪?shí)現(xiàn)采樣，濾波，量化等功能的開關(guān)電容放大器，無疑是模數(shù)轉(zhuǎn)換器的核心。然而隨著CMOS工藝的進(jìn)步，電源電壓的不斷下降，這都給開關(guān)電容技術(shù)、運(yùn)算放大器的設(shè)計(jì)帶來新的挑戰(zhàn)。如何設(shè)計(jì)低電壓的高速高精度的開關(guān)電容放大器，成為模數(shù)轉(zhuǎn)換器設(shè)計(jì)的新熱點(diǎn)。本文基于SMIC0.

2、13um CMOS工藝，1.2V電源電壓，設(shè)計(jì)了一款開關(guān)電容放大器，可以用于14位100MHz采樣頻率的流水線ADC中的前置采保電路。
　　論文首先介紹了開關(guān)電容放大器的研究背景和基本應(yīng)用，接著分析了開關(guān)電容放大器的非理想因素及其產(chǎn)生的誤差。在理論分析的基礎(chǔ)上，進(jìn)行了具體的電路設(shè)計(jì)：考慮到電壓下降對(duì)輸入輸出擺幅帶來限制，同時(shí)為了減少運(yùn)放設(shè)計(jì)難度，采樣保持電路整體架構(gòu)采用電荷重分配式；根據(jù)電路性能對(duì)噪聲的要求以及實(shí)際工程設(shè)計(jì)等方面的

3、考慮，確定了采樣電容的大?。辉O(shè)計(jì)了兩相非交疊時(shí)鐘電路實(shí)現(xiàn)時(shí)鐘精確控制；采用柵壓自舉開關(guān)，可以更好的應(yīng)用于低壓環(huán)境，減少非線性誤差；重點(diǎn)設(shè)計(jì)了兩級(jí)折疊式共源共柵運(yùn)放，為了達(dá)到高增益，不影響整體運(yùn)放的穩(wěn)定性，合理設(shè)置了增益提高輔助運(yùn)放的帶寬；為穩(wěn)定差分運(yùn)放的共模電平，分別為運(yùn)放的兩級(jí)分別設(shè)計(jì)了離散時(shí)間共模反饋電路。
　　最后，基于SMIC0.13mixed signal1.2V CMOS工藝，在Cadence環(huán)境下利用Spectre軟

4、件對(duì)各模塊電路和整體電路進(jìn)行了仿真和分析。運(yùn)算放大器的環(huán)路增益βA(s)為109.7dB，環(huán)路單位增益帶寬673MHz，相位裕度78°，滿足設(shè)計(jì)指標(biāo)；采樣頻率為100MHz，輸入共模電平為0.7V，差分輸入電壓0.5V時(shí)，輸出在3.465ns內(nèi)就已經(jīng)建立到0.01%的精度以內(nèi)，且穩(wěn)定建立在(499.97mV，500.03mV)的精度范圍之內(nèi)；輸入幅度為0.5V、頻率為48.68MHz的正弦信號(hào)，對(duì)其進(jìn)行FFT分析，采樣點(diǎn)為2048個(gè)，無