可配置LDPC碼編碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf

1、低密度奇偶校驗(yàn)碼(Low Density Parity Check Code)作為前向糾錯(cuò)碼中的一種，因?yàn)榫哂辛己玫募m錯(cuò)性能及譯碼復(fù)雜度相對(duì)較低的特點(diǎn)而得到了廣泛的關(guān)注，目前已成為信道編碼領(lǐng)域的一個(gè)研究熱點(diǎn)。為了適應(yīng)不同的信道傳輸環(huán)境，編碼器需要能夠根據(jù)接收端反饋的信息調(diào)整編碼方案，從而提高通信系統(tǒng)的有效性及可靠性。
　　 本文主要以可配置LDPC碼編碼器的FPGA設(shè)計(jì)實(shí)現(xiàn)為研究對(duì)象，研究了二元LDPC碼的構(gòu)造方法，包括MacK

2、ay構(gòu)造法，PEG構(gòu)造法，PS構(gòu)造法等，通過(guò)仿真確定了實(shí)際中所需的6種碼長(zhǎng)的校驗(yàn)矩陣的構(gòu)造方法。研究了基于高斯消元法的編碼、基于近似下三角的編碼算法及準(zhǔn)循環(huán)碼的編碼，分析了不同編碼算法的復(fù)雜度及對(duì)應(yīng)所需的存儲(chǔ)空間。根據(jù)分析結(jié)果確定采用準(zhǔn)循環(huán)碼作為L(zhǎng)DPC碼的FPGA實(shí)現(xiàn)方案。
　　 針對(duì)準(zhǔn)循環(huán)LDPC碼，設(shè)計(jì)了碼長(zhǎng)為3920的串行準(zhǔn)循環(huán)編碼器及并行準(zhǔn)循環(huán)編碼器的基本結(jié)構(gòu)。采用Verilog HDL語(yǔ)言編寫了兩種編碼器的具體實(shí)現(xiàn)程

3、序，根據(jù)ISE9.2i綜合及ModelSim仿真的結(jié)果對(duì)比了兩種編碼器的FPGA資源占用及編碼所需時(shí)鐘情況，選用串行準(zhǔn)循環(huán)編碼器作為可配置LDPC碼編碼器的實(shí)現(xiàn)方案。設(shè)計(jì)并且實(shí)現(xiàn)了支持6種碼長(zhǎng)的LDPC碼編碼器。本文還設(shè)計(jì)了一種碼長(zhǎng)為90，碼率2/3的八元LDPC碼編碼器，采用Verilog HDL語(yǔ)言編寫了編碼器的FPGA實(shí)現(xiàn)程序，并且采用ModelSim進(jìn)行了時(shí)序仿真。
　　 本文采用Visual C++編寫了可配置LDPC