針對40-100G高速以太網(wǎng)多核處理器架構的研究與改進.pdf

1、當前40 Gbit/s傳輸技術已經(jīng)進入了“普及應用階段”的快速健康發(fā)展期，而100 Gbit/s高速網(wǎng)絡相關標準正逐步成熟，預計在未來3-4年內(nèi)將會得到快速發(fā)展。同時近期市場調(diào)查報告顯示高性能服務器市場并未如之前預期一樣受到席卷全球金融危機的劇烈沖擊，相反各主要服務器廠商整體呈現(xiàn)增長態(tài)勢，市場對高性能服務器的需求依然強勁。因此市場亟需高性能服務器具備40 Gbit/s甚至100 Gbit/s的網(wǎng)絡數(shù)據(jù)處理能力。處理器作為服務器處理能力的

2、關鍵部件，其網(wǎng)絡數(shù)據(jù)處理能力很大程度上直接決定了整個系統(tǒng)的網(wǎng)絡數(shù)據(jù)處理能力。大量的實驗證明單核處理器不能在較大網(wǎng)絡負載情況下高效處理TCP/IP協(xié)議棧，而多核處理器因其潛在并行計算能力逐漸成為當前公認的處理器發(fā)展趨勢，因此利用多核處理器的并行計算能力成為提升網(wǎng)絡數(shù)據(jù)處理能力的一個重要現(xiàn)實考量。但當前多核處理器架構的網(wǎng)絡數(shù)據(jù)處理能力遠不能滿足40/100 Gbit/s高速以太網(wǎng)的性能需求。如何提高多核處理器的網(wǎng)絡數(shù)據(jù)處理能力成為近期多核處

3、理器研究人員關注的熱點問題。
　　 本文首先介紹了當前多核處理器在提升其網(wǎng)絡數(shù)據(jù)處理能力方面的現(xiàn)狀和前沿發(fā)展趨勢，之后重點介紹了Intel的EDS執(zhí)行驅(qū)動仿真系統(tǒng)平臺及其關鍵技術，然后在EDS執(zhí)行驅(qū)動仿真系統(tǒng)平臺上設計實現(xiàn)了一個復雜的多核處理器模型，通過對實驗數(shù)據(jù)的量化分析，分析了當前多核處理器在處理網(wǎng)絡數(shù)據(jù)包時面臨的主要瓶頸問題，詳細闡述了針對40/100 Gbit/s高速以太網(wǎng)多核處理器架構優(yōu)化方案的設計與實現(xiàn)，主要包括多核