可重構陣列自測試與容錯技術研究.pdf

1、隨著半導體工藝與集成電路的不斷發(fā)展,數(shù)字電子系統(tǒng)的集成度越來越高,它在生命周期中發(fā)生故障的可能性也隨之增大。因此,數(shù)字電子系統(tǒng)的容錯能力逐漸受到了人們的重視?？芍貥嬯嚵芯哂锌芍貜途幊獭⒐δ莒`活、集成度高、開發(fā)周期短與研發(fā)成本低等優(yōu)點,在電子系統(tǒng)設計中已經得到了廣泛應用,它的出現(xiàn)為電子系統(tǒng)的容錯提供了更為靈活的方法。目前,可重構陣列的自測試與容錯技術已經成為研究熱點之一。
　　 本文主要研究了可重構陣列的自測試與容錯技術,論文的主

2、要研究工作如下:
　　 (1)通過改進設計使可重構陣列有兩種工作模式:普通工作模式和故障自測試工作模式。其中,當可重構陣列處于對安全性要求較高的條件下時,可以拉低測試使能信號使其工作在自測試模式?？芍貥嬯嚵胁捎迷诰€循環(huán)自測試方法,故障測試時并不影響陣列執(zhí)行正常的邏輯功能。
　　 (2)針對可重構陣列冗余資源利用率低以及時間開銷大等問題,本文設計了兩層容錯機制:1)在測試到故障后,首先在細胞單元內部以空閑的基本邏輯單元為重

3、構對象完成第一層容錯,此過程不需要內建容錯處理單元的參與,實現(xiàn)自主容錯;2)當細胞單元內部沒有空閑的基本邏輯單元時,通過調用內建容錯處理單元發(fā)出控制命令,以距故障細胞單元最近的空閑細胞單元取代故障細胞單元來實現(xiàn)第二層容錯。
　　 (3)本文最后以六位并行乘法器和六位并入串出移位寄存器為例實現(xiàn)在陣列上的映射,對其仿真并下板測試,驗證了可重構陣列的自測試與容錯能力,并和其它可重構陣列容錯技術的容錯能力、冗余資源利用率和容錯時間進行了