基于三維結構的SoC低功耗測試技術研究.pdf

1、隨著超大規(guī)模集成電路集成度和復雜度的提高，尤其是互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)器件進入納米時代，測試時產生的功耗大大超過系統(tǒng)正常工作時的功耗，測試功耗已經成為影響芯片設計的重要因素，芯片測試時的低功耗技術也已經成為當前學術界和工業(yè)界的一個研究熱點。同時隨著系統(tǒng)芯片(System-on-a-Chip，SoC)設計技術的發(fā)展，SoC的復雜度越來越高，模塊間互連

2、問題就成為十億級集成電路（IntegratedCircuit，IC）性能和功耗之間的瓶頸，而三維（Three-Dimensional,3D）技術由于能提供大量的互連資源，而被人們認為是能夠解決此類問題的辦法。
　　 由于三維結構相對于二維（Two-Dimensional,2D）結構體系結構的變化，導致在二維結構中成熟的測試方法不能直接應用于三維結構中。同時三維結構也有它自身的一些問題亟需解決，比如三維結構在測試過程中功耗密度分布

3、不均，某些局部部位功耗密度過高導致“熱斑”的產生；三維結構的散熱性能也一直是人們研究的熱點問題等等。因此研究適合三維結構系統(tǒng)芯片的低功耗測試方法，具有十分重要的意義。
　　 本文研究了基于三維結構的多芯核的低功耗測試模式生成體系結構，同時，研究三維結構中面向低功耗的多核測試訪問機制（Test Access Mechanism，TAM）和芯核測試時熱量協(xié)同優(yōu)化問題。研究如何把三維結構中多核芯片測試調度問題模型化為一個多約束、特別是