一種抗攻擊密碼電路的設計與實現(xiàn).pdf

1、隨著集成電路的發(fā)展，嵌入式產(chǎn)品的應用越來越廣泛。但與此同時，一些應用場合對嵌入式產(chǎn)品的安全性提出了很高的要求，其中，對抵抗功耗分析攻擊的要求尤為高。恒定功耗單元是抵抗功耗分析攻擊十分有效的方法，而WDDL技術因具有資源消耗低、可移植性、可設計性等特點而得到廣泛研究。
　　本文重點研究了基于WDDL的抗功耗分析攻擊DES密碼電路的設計與實現(xiàn)。首先，本文介紹了功耗分析攻擊的物理基礎，闡述了各種功耗分析攻擊技術的原理與方法，分析了現(xiàn)有的

2、抗功耗分析攻擊措施的優(yōu)缺點，確定了本文基于WDDL的密碼電路設計路線。其次，本文設計了基于FPGA的WDDL半定制設計流程，并在FPGA上實現(xiàn)差分布線。同時，本文設計了實測功耗分析攻擊平臺對設計的抗功耗分析攻擊密碼電路進行測試分析。最后，根據(jù)FPGA設計的成功經(jīng)驗，本文實現(xiàn)了基于SMIC-0.18um工藝的WDDL密碼電路，設計了WDDL的ASIC設計前端和后端流程，并提出交叉線的差分布線方法，提高了差分布線負載平衡效果。同時，本文還設