深亞微米標準單元的可制造性設計.pdf

1、在集成電路的規(guī)模變得越來越大的今天，具有開發(fā)周期短、開發(fā)成本低和可靠性高等優(yōu)點的專用集成電路(ASIC)得到了越來越快的發(fā)展，這中間性能優(yōu)良的標準單元庫成為連接ASIC用戶和工藝線之間不可或缺的橋梁。實踐證明，沒有可靠的標準單元就無法進行高水平的ASIC設計。 目前集成電路技術已經(jīng)發(fā)展進入超深亞微米階段，從01.18μm技術節(jié)點開始，半導體制造工藝中廣泛采用了亞波長光刻技術。當集成電路的特征尺寸接近曝光系統(tǒng)的理論分辨率極限時，光

2、刻后的圖像將發(fā)生明顯的畸變，嚴重的影響產(chǎn)品的成品率。而且，隨著亞波長光刻技術進一步向極限邁進，新的集成電路可制造性和成品率問題也在不斷的涌現(xiàn)。 本文針對亞波長光刻條件下標準單元設計中可能遇到的與物理設計相關的可制造性問題，提出了新的工藝規(guī)則和解決方法。使用分辨率增強技術和光刻模擬仿真，以邊緣放置錯誤值和版圖面積作為評價標準，實例表明，新的工藝規(guī)則和方法與生產(chǎn)廠家默認規(guī)則相比，更適合在芯片設計初始階段提高產(chǎn)品成品率。有利于縮短設計