多內核驗證平臺設計與Turbo編譯碼技術研究.pdf

1、隨著移動通信發(fā)展，LTE已經取代3G標準成為新的移動通信標準，大量的音視頻信息的實時傳輸成為現實，LTE能夠提供上行50Mbps、下行100Mbps的峰值吞吐率，并隨著LTE標準的演進不斷的提高。在2G和3G中，一直是以單核DSP作為基帶解決方案，隨著LTE的數據處理能力需求的急速上升，運算瓶頸集中體現在采用的OFDM、MIMO和高性能(Turbo)信道編碼模塊上，傳統的單核處理器已經難以滿足LTE對數據處理能力的要求。目前市面上的LT

2、E終端基帶芯片產品大多采用多內核DSP的解決方案。
　　 在多內核DSP的設計過程中，驗證成為了整個流程中工作量最大的部分，FPGA驗證可以為設計提供一個實際的芯片工作時序，并能縮短仿真時間，成為了芯片驗證過程中的關鍵驗證手段之一。多內核DSP的FPGA驗證要建立在相應的多FPGA驗證平臺上，本文在多內核體系結構研究基礎上，以Mesh和交叉開關混合結構為基本架構，以四顆Altera EP2S180F1020C5N芯片為基礎實現了

3、多內核FPGA驗證平臺。
　　 本文完成的工作主要體現在以下幾個方面：
　　 1.調研了多內核處理器結構模型，多內核驗證以及多內核驗證平臺的設計技術，為多內核FPGA原型驗證平臺提供了理論基礎；
　　 2.以4顆EP2S180F1020C5N芯片基礎，分別從電源、配置電路、外設、I/O、互連結構等系統對多內核FPGA驗證平臺進行了設計，最后通過PCB實物實現并調試通過；
　　 3.對LTE協議中有關Tur

4、bo編解碼部分進行了解讀，根據協議完成了基于LTE的Turbo編解碼的浮點和定點化仿真，并提出了合理的算法并進行了仿真實現，完成了用于DSP實現的程序定點化處理以及為DSP設計提出相應的指令集建議；
　　 4.對DSP IP在FPGA上的驗證做了初步工作。對單核在FPGA上的資源占用率進行了分析，Turbo譯碼運算量的初步估計，評估了多內核DSP在多內核驗證平臺上的驗證以及Easecore進行Turbo譯碼測試的可行性，最后對D