基于ASIC的直接數(shù)字頻率合成器前端設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著現(xiàn)代通信、雷達(dá)、電子偵察和對(duì)抗技術(shù)的飛速的發(fā)展，對(duì)作為核心部件的頻率合成器的性能指標(biāo)提出了越來(lái)越高的要求，寬頻帶、高頻率分辨、低捷變時(shí)間、高頻率穩(wěn)定度、低相位噪聲、低雜散、能程控等，這些技術(shù)利用普通的模擬電路是很難達(dá)到與實(shí)現(xiàn)的。因此，如何設(shè)計(jì)一種新的頻率合成器來(lái)產(chǎn)生大量高精度、高穩(wěn)定度的頻率信號(hào)成為了頻率合成技術(shù)的關(guān)鍵。 本文首先介紹了頻率合成的基本理論，對(duì)各種頻率合成技術(shù)進(jìn)行了比較和分析，得出了其優(yōu)缺點(diǎn)，并且著重突出了新型

2、頻率合成技術(shù)中經(jīng)常用到的直接數(shù)字頻率合成器，對(duì)其構(gòu)成以及工作原理作了詳細(xì)論述;由于本文所設(shè)計(jì)的直接數(shù)字頻率合成器是基于ASIC技術(shù)的，因此本文還介紹了有關(guān)ASIC設(shè)計(jì)流程和相關(guān)技術(shù);隨后對(duì)直接數(shù)字頻率合成器進(jìn)行了系統(tǒng)架構(gòu)以及模塊劃分和算法分析;接著利用硬件描述語(yǔ)言VerilogHDL進(jìn)行前端RTL級(jí)功能仿真與測(cè)試平臺(tái)的編寫，代碼的編寫風(fēng)格以及測(cè)試平臺(tái)的全面性和高覆蓋率為隨后的門級(jí)實(shí)現(xiàn)做下鋪墊;待完成模塊中所有數(shù)字部分的設(shè)計(jì)，仿真直至綜合

3、優(yōu)化以及時(shí)序分析的全過(guò)程，該過(guò)程分為FPGA驗(yàn)證以及ASIC實(shí)現(xiàn)，F(xiàn)PGA驗(yàn)證是為了確保ASIC實(shí)現(xiàn)的順利進(jìn)行;本文中RTL級(jí)仿真工具為Mentor公司的Modelsim，F(xiàn)PGA驗(yàn)證工具為Xilinx公司的ISE，綜合工具為Synopsys公司的DesignCompiler，靜態(tài)時(shí)序分析工具為Synopsys公司的Primetime，綜合所調(diào)用的元器件工藝庫(kù)為聯(lián)華(UMC)的0.18μm庫(kù);為滿足高頻率和低抖動(dòng)的要求，需要反復(fù)綜合，并