高速混合信號(hào)集成電路ESD保護(hù)技術(shù).pdf

1、隨著MOS器件柵氧化層變薄，柵的擊穿電壓下降，這使得ESD對(duì)集成電路的影響變大；同時(shí)在高速混合信號(hào)IC領(lǐng)域，高健壯度的ESD保護(hù)電路所產(chǎn)生的大的寄生電容與IC的工作速度之間存在著很難調(diào)和的矛盾，這使得ESD保護(hù)電路的設(shè)計(jì)變得更加困難。因此，對(duì)設(shè)計(jì)者來(lái)說(shuō)，超深亞微米工藝下的高速集成電路ESD保護(hù)技術(shù)成為了很大的挑戰(zhàn)。本文針對(duì)高速混合信號(hào)集成電路ESD保護(hù)技術(shù)進(jìn)行了研究，并設(shè)計(jì)出了應(yīng)用于100Msps Pipeline ADC的ESD保護(hù)電

2、路。
　　本文首先詳細(xì)分析了ESD保護(hù)器件GGNMOS、GGPMOS和LVTSCR的結(jié)構(gòu)和工作原理，并結(jié)合SMIC0.18μm CMOS工藝和影響其性能參數(shù)的各種因素進(jìn)行了綜合考慮，提出了適用于高速混合信號(hào)集成電路不同端口保護(hù)器件的選擇依據(jù)。
　　根據(jù)被保護(hù)電路不同端口對(duì)ESD保護(hù)電路的具體要求，分別選取適當(dāng)?shù)腅SD保護(hù)器件對(duì)輸入級(jí)、輸出級(jí)、VDD到VSS和數(shù)字時(shí)鐘端口的ESD保護(hù)電路進(jìn)行了設(shè)計(jì)。其中，輸入級(jí)為主次二級(jí)的ES

3、D保護(hù)電路，其主級(jí)和次級(jí)ESD保護(hù)器件分別為L(zhǎng)VTSCR和GGNMOS；輸出級(jí)ESD保護(hù)電路由GGNMOS和GGPMOS對(duì)構(gòu)成；VDD-to-VSS和數(shù)字時(shí)鐘端口的ESD保護(hù)電路均由GGNMOS構(gòu)成。同時(shí)，通過(guò)提高ESD保護(hù)器件的觸發(fā)電流和維持電壓有效地解決了ESD保護(hù)電路的閂鎖問(wèn)題。
　　利用二維器件仿真工具M(jìn)edici對(duì)各類(lèi)ESD保護(hù)電路中的保護(hù)器件的直流特性進(jìn)行了仿真。由仿真結(jié)果可知，GGNMOS的觸發(fā)電壓為7V，低于所用工

4、藝下MOS管柵的擊穿電壓8.5V，可以在輸入MOS管的柵擊穿之前開(kāi)啟。LVTSCR的二次擊穿電流大于30mA/μm，在較小的面積下，可以泄放較大的ESD電流。輸入級(jí)和數(shù)字時(shí)鐘端口的保護(hù)電路總的寄生電容均為0.25pF，該電容滿(mǎn)足輸入信號(hào)和時(shí)鐘信號(hào)對(duì)負(fù)載電容的要求。
　　通過(guò)對(duì)ESD保護(hù)器件瞬態(tài)特性進(jìn)行仿真可知，器件的開(kāi)啟時(shí)間均低于0.15ns，滿(mǎn)足ESD模型放電速度的要求。在承受2KV的HBM ESD應(yīng)力電壓下，GGNMOS、GG