飽和乘加運算單元的設計與優(yōu)化.pdf_第1頁
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文檔簡介

1、本文介紹了一種24位x24位+48位(飽和運算)單元(MAC)的設計，在本文設計的飽和MAC單元中，主要包括乘法器、加法器、飽和處理三部分設計。在乘法器的設計中，采用改進的booth算法(MBA)來減少部分積的數(shù)目，用由壓縮器(compressor)組成的華萊士樹(Wallacetree)將產生的部分積相加。為了進一步提高MAC單元的速度，將被加數(shù)作為乘法器的一個部分積參與到華萊士樹陣列中完成乘加運算，采用分組的超前進位加法器作為乘法器

2、的最終加法器?？紤]到乘加運算過程中會發(fā)生溢出，增加了飽和檢測和飽和值修正邏輯來進行飽和處理。飽和MAC單元采用SMIC0.186層金屬連線，全手工方式進行整個版圖的設計，物理版圖尺寸為：679.2μmx132.5μm(0.0896平方毫米)。作為比較，利用synopsys的DC工具綜合了一個基于標準單元的飽和MAC單元。用nanosim+VCS協(xié)同仿真方法對電路進行仿真的結果表明，本飽和MAC單元最壞路徑延遲為3.01ns，與基于標準單

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