基于功耗優(yōu)化的Pipelined ADC系統(tǒng)結(jié)構(gòu)設(shè)計(jì)與關(guān)鍵單元研究.pdf

1、單片集成ADC已廣泛應(yīng)用于無線通訊、數(shù)據(jù)采集等領(lǐng)域。隨著這些領(lǐng)域的飛速發(fā)展，作為系統(tǒng)數(shù)據(jù)處理的核心模塊，ADC在滿足高速高精度同時(shí)，如何優(yōu)化系統(tǒng)結(jié)構(gòu)與單元電路來降低功耗已成為當(dāng)今關(guān)注的熱點(diǎn)。因此，論文以降低功耗為目標(biāo)，研究并優(yōu)化Pipelined ADC系統(tǒng)結(jié)構(gòu)和關(guān)鍵單元模塊，并設(shè)計(jì)了一款3．3V 10位100MHz采樣率的Si-CMOS Pipelined ADC。 基于Pipelined ADC系統(tǒng)噪聲限制、主要功耗單元理論

2、分析和系統(tǒng)參數(shù)建模，推導(dǎo)出各模塊功耗與系統(tǒng)參數(shù)的制約關(guān)系，提出了一種新型最小比較器數(shù)目算法，并將該算法與Scaling down技術(shù)相結(jié)合，獲得了優(yōu)化：Pipelined ADC系統(tǒng)功耗的最優(yōu)級(jí)精度分布理論。根據(jù)該理論制定出系統(tǒng)優(yōu)化方案，通過MATLAB和SIMULINK工具驗(yàn)證，獲得了帶校正的10位100MHz流水線ADC功耗最低時(shí)對(duì)應(yīng)的8級(jí)拓?fù)浣Y(jié)構(gòu)，級(jí)精度分布為(3，2，2，2，2，2，2，2)。結(jié)合電路具體工作狀態(tài)和工藝線電容失配

3、等實(shí)際情況，最終確定了(3，2，2，2，2，2，3)的7級(jí)架構(gòu)作為ADC系統(tǒng)結(jié)構(gòu)。 分別研究了Pipelined ADC的S/H單元、比較器、MDAC電路和采樣開關(guān)，并對(duì)應(yīng)提出了優(yōu)化方法。其中，針對(duì)S/H單元的Folded—Cascode放大器，提出了一種新型時(shí)鐘饋通頻率補(bǔ)償方案，在避免運(yùn)放產(chǎn)生額外功耗的同時(shí)，建立時(shí)間縮短了22.7％；新型預(yù)放大鎖存比較器結(jié)構(gòu)減少了比較器功耗，100MHz采樣頻率下僅為118μW，輸出信號(hào)延遲時(shí)

4、間低至231ps；MDAC電路除引入Scalingdown技術(shù)按比例逐級(jí)縮減功耗之外，其兩級(jí)運(yùn)放中連續(xù)型和開關(guān)電容型共模反饋電路的有機(jī)結(jié)合，使得輸入級(jí)負(fù)載電容由pF量級(jí)降到10<'-2>pF量級(jí)，顯著降低了運(yùn)放驅(qū)動(dòng)負(fù)載的功耗，確保運(yùn)放實(shí)現(xiàn)高性能指標(biāo)；而高線性CMOS自舉采樣開關(guān)，有效抑制了采樣時(shí)間不確定、時(shí)鐘饋通和電荷注入等非線性誤差，線性度由普通MOS開關(guān)的58dB提至89dB。 基于混合信號(hào)集成電路版圖設(shè)計(jì)原理和設(shè)計(jì)規(guī)則，采

5、用中芯國(guó)際3.3V/0.35μm 2P4M CMOS數(shù)模混合工藝，結(jié)合所設(shè)計(jì)的ADC系統(tǒng)特點(diǎn)和實(shí)際的工藝情況，完成了10位100MHz ADC系統(tǒng)的版圖設(shè)計(jì)，面積為2.5×2.4mm<'2>，共28個(gè)壓焊點(diǎn)。進(jìn)而，借助Cadence的LPE工具完成整體版圖后仿真，結(jié)果表明，在3.3v電源電壓下，DNL≤±0.2LSB，INL≤±0.49LSB，均小于典型要求±0.5LSB，奈奎斯特采樣頻率下的SFDR為75.06dB。考慮到工藝容差，分