高性能專用數(shù)字協(xié)處理器的設(shè)計(jì)與測(cè)試.pdf

1、CORDIC算法通過(guò)簡(jiǎn)單的加法和移位操作就可以完成三角函數(shù)、指數(shù)函數(shù)和對(duì)數(shù)函數(shù)等超越函數(shù)的計(jì)算，且該算法是一種規(guī)則化的算法，結(jié)構(gòu)簡(jiǎn)單，可以很容易在硬件上實(shí)現(xiàn)。目前CORDIC算法已經(jīng)被成功地應(yīng)用于FFT、DCT等數(shù)字信號(hào)處理等領(lǐng)域。
　　本論文將研究設(shè)計(jì)一種專用的高性能數(shù)字協(xié)處理器，該協(xié)處理器的設(shè)計(jì)目標(biāo)是超高速運(yùn)算一些特定超越函數(shù)。而不是處理所有的數(shù)字運(yùn)算，從而將簡(jiǎn)單的數(shù)字運(yùn)算交給通用CPU去處理，這樣就可以使用低廉的成本達(dá)到專用

2、的高速實(shí)時(shí)信號(hào)處理要求，并且同時(shí)設(shè)計(jì)嵌入式的協(xié)處理器的性能測(cè)試系統(tǒng)，該系統(tǒng)可以準(zhǔn)確的測(cè)量協(xié)處理器的單次運(yùn)算時(shí)間、突發(fā)式多次運(yùn)算時(shí)間及協(xié)處理器的平均工作電流。本課題的創(chuàng)新點(diǎn)在于，對(duì)協(xié)處理器的低功耗、高性能設(shè)計(jì)方面提出了動(dòng)態(tài)數(shù)字電路的概念。將CORDIC算法的三種硬件實(shí)現(xiàn)模式：順序計(jì)算模式、并行級(jí)聯(lián)模式、管道流水線模式分時(shí)加載到FPGA的相同邏輯單元之中，在不增加硬件資源的情況下，將低功耗和高性能有機(jī)結(jié)合到一塊FPGA之中，為該系統(tǒng)的實(shí)際應(yīng)

3、用帶來(lái)了廣闊的前景。本課題研究的高性能專用數(shù)字協(xié)處理器及其測(cè)試系統(tǒng)分為以下幾個(gè)部分：
　　1.基于FPGA的高性能低功耗數(shù)字協(xié)處理器硬件系統(tǒng)。
　　2.基于CPLD的數(shù)字協(xié)處理器ISP配置電路硬件系統(tǒng)。
　　3.基于MSP430F2418處理器的數(shù)字協(xié)處理器測(cè)試平臺(tái)硬件系統(tǒng)。
　　4.基于CORIDC算法的三種數(shù)字協(xié)處理器內(nèi)核軟件。
　　5.ISP配置電路軟件。
　　6.數(shù)字協(xié)處理器測(cè)試平臺(tái)軟件系統(tǒng)。