sopceda綜合課程設計---出租車計費系統(tǒng)設計

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文檔簡介

1、　　SOPC/EDA綜合課程設計報告設計題目：出租車計費系統(tǒng)設計設計者：學號： 　　班級： 　　指導老師時間： 　　目錄<b&g

2、t;　　摘要1　　Abstract1　　第一章引言2　　1.1課題背景2　　1.2本文的主要工作2　　第二章 FPGA、V

3、HDL介紹4　　2.1 FPGA現(xiàn)狀及發(fā)展4　　2.2 FPGA的結構與特點4　　2.2.1 FPGA基本結構5　　2.2.2 FPGA的特點6　　2.3 VHDL設計優(yōu)點6

4、　第三章出租車計費器的設計7　　3.1出租車計費器的總體設計7　　3.1.1出租車計費標準7　　3.1.2 總體框架設計7　　3.2出租車計費器主要模塊設計8　　3.2.1 速度模塊9<

5、p>　　3.2.2 計程模塊9　　3.2.3 計時模塊10　　3.2.4 計費模塊10　　第四章整體電路設計11　　4.1 整體電路圖11　　4.2 電源電路12　　4

6、.3 啟動/停止按鍵電路12　　4.4 自動清零部分13　　第五章系統(tǒng)仿真與下載實現(xiàn)13　　5.1 QuartusⅡ軟件介紹14　　5.1.1軟件特點14　　5.1.2 QuartusⅡ設計流程：14</p&g

7、t;　　5.2仿真結果15　　5.2.1整體仿真15　　5.2.2速度模塊仿真15　　5.2.3計程模塊仿真16　　5.2.4計時模塊仿真16　　5.2.5 計費模塊仿真17

8、　　5.3設計測試17　　第六章總結及展望18　　·致謝19　　·主要參考文獻19　　基于FPGA的出租車計費器設計　　摘要:隨著EDA技術

9、的高速發(fā)展，電子系統(tǒng)的設計技術和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷﨏PLD/FPGA的出現(xiàn)，給設計人員帶來了很多方便。利用它進行產品開發(fā)，可以降低研發(fā)成本，縮短研發(fā)周期。本文介紹了一種采用FPGA芯片進行出租車計費器的設計方法，描述了研究該課題的意義和應用價值；說明了Altera公司的FPGA結構原理及其主要運用；介紹了超高速集成電路硬件描述語言的主要功能和設計；講解了出租車計費器的系統(tǒng)原理和功能。本文主要采用了Altera公司

10、的可編程邏輯芯片EPC2C35F672C8為核心控制，并附加一定外圍電路組成出租車計費器，使用目前流行的VHDL語言進行設計，具有移植性強的特點，便于升級及可重復使用。利用QuartusⅡ6.0對所設計的出租車計費器的VHDL代碼進行仿真，并在FPGA數(shù)字實驗系統(tǒng)上實現(xiàn)了該控制。　　關鍵字： FPGA, VHDL, QuartusⅡ，出租車計費器&

11、lt;p>　　出租車計費器的設計　　1出租車計費器的總體設計　　1.1出租車計費標準　　車起步開始計費，首先顯示起步價，起步費為3.00元，車在行駛3km以內，只收起步價。車行駛超過3km后，每公里2元，車費依次累加。當總費用達到或超過40元時，每公里收費4元。當遇到紅

12、燈或客戶需要停車等待時，則按時間計費，計費單價為每20秒收費1元。　　1.2 總體框架設計　　系統(tǒng)流程介紹：分析系統(tǒng)設計要求不難得知，整個出租車計費系統(tǒng)按功能主要分為速度模塊、計程模塊、計時模塊和計費模塊，其系統(tǒng)結構圖如圖3-1所示。　　圖3-1 出租車計費器系統(tǒng)結構圖

13、　系統(tǒng)接收到reset信號后，總費用變?yōu)?元，同時其他計數(shù)器、寄存器等全部清零。　　系統(tǒng)接收到start信號后，首先把部分寄存器賦值，總費用不變，單價price寄存器通過對總費用的判斷后賦為2元。其他寄存器和計數(shù)器等繼續(xù)保持為0。　　速度模塊：通過對速度信號sp的判斷，決定變量kinside的值。Kinside即是行進100m所需要的時鐘周期數(shù)，然后每行

14、進100m，則產生一個脈沖clkout。　　計程模塊：由于一個clkout信號代表行進100m，故通過對clkout計數(shù)，可以獲得共行進的距離kmcount。　　計時模塊：在汽車啟動后，當遇到顧客等人或紅燈時，出租車采用計時收費的方式。通過對速度信號sp的判斷決定是否開始記錄時間。當sp=0時，開始記錄時間。當時間達到足夠長時產生timecount脈沖，

15、并重新計時。一個timecount脈沖相當于等待的時間達到了時間計費的長度。這里選擇系統(tǒng)時鐘頻率為500Hz，20s即計數(shù)值為1000。　　計費模塊由兩個進程組成。其中，一個進程根據(jù)條件對enable和price賦值：當記錄的距離達到3公里后enable變?yōu)?，開始進行每公里收費，當總費用大于40元后，則單價price由原來的2元每公里編程4元每公里；第二個進程在每個時鐘周期判斷timeout和

16、clkout的值。當其為1時，則在總費用上加上相應的費用。　　2出租車計費器主要模塊設計　　從上述設計方案中我們可以大致得到出租車計費器的系統(tǒng)框圖，如圖3-2所示。其中clk為輸入時鐘脈沖，時鐘上升沿有效；reset為復位信號，start為開始計費信號，stop為停止計費信號，均高電平有效；SP[2..0]表示出租車狀態(tài)（停止或不同形式速度）；kmcnt

17、和count信號則分別輸出出租車行駛的里程和花費。　　圖3-2 出租車計費器系統(tǒng)框圖　　2.1 速度模塊　　速度模塊首先根據(jù)start信號判斷是否開始計費，然后根據(jù)輸入的速度檔位sp[2..0]的判斷，確定行駛100m所需要的時鐘數(shù)，每前進100m，輸出一個clkout信號。

18、同時由cnt對clk進行計數(shù)，當cnt等于kinside時，把clkout信號置1，cnt清0。其模塊框圖如圖3-3。　　圖3-3 速度模塊框圖　　2.2 計程模塊　　此模塊主要用于記錄行進的距離，其模塊框圖如圖3-4所示。通過對clkout信號的計數(shù)，可以計算行駛的距離km

19、count。一個clkout脈沖相當于行進100m所以只要記錄clkout的脈沖數(shù)目即可確定共行進的距離。Kmcount1為十分位，kmcount2為個位，kmcount3為十位，分別為十進制數(shù)。　　圖3-4 計程模塊框圖　　2.3 計時模塊　　速度模塊主要用于計時收費，記錄

20、計程車速度為0的時間（如等待紅燈），其模塊框圖如圖3-5所示。通過對sp信號的判斷，當sp=0，開始記錄時間。當時間達到足夠長時，產生timecount脈沖，并重新計時。　　圖3-5 計時模塊框圖　　2.4 計費模塊　　計費模塊如圖3-6所示，可分為kmmoney1和kmmo

21、ney2兩個進程。　　Kmmoney1用于產生enable和price信號。當記錄距離達到3km后，enable信號為1，開始進行每公里收費。當總費用大于40元后，單價price由原來的2元變成4元，用作計時收費。通過對sp信號的判斷，當sp=0，開始記錄時間。當時間達到足夠長時，產生timecount脈沖，并重新計時。　　Kmmoney2用于判斷tim

22、ecount和clkout的值，當其為1時，總費用加1。最終輸出為總費用。　　圖3-6 計費模塊框圖　　整體電路設計　　1 整體電路圖　　整體RTL電路如圖4-1。硬件電路由CycloneⅡ電路板

23、組成，clk為時鐘周期信號，由試驗箱產生，start/stop是啟動停止按鍵電路，reset為自動清零電路。電源又AD-DC開關電源供電。　　圖4-1 整體RTL門電路　　2 電源電路　　電源采用了是比較流行的開關電源，AD-DC開關電源，輸入115VAC到230VAC，輸出

24、+5V(4A)。使用開關電源的好處就是比較節(jié)省能源，它的轉換效率很高，可達85%以上，穩(wěn)壓范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點。　　3 啟動/停止按鍵電路　　如圖4-2所示，采用雙刀雙路開關，一路開關用于清零部分，由于顯示部分特殊要求，即計費停止后屏幕上荏苒要保持計費的所有信息，只有當下次計費啟動時才清零從新開始計費。另外兩路開關，

25、其中一路用于啟動指示和啟動/停止輸出信號給FPGA芯片的I/O口。當按下鍵后，清零部分和啟動計費部分同時進行，但清零只是瞬間的，計費指示燈兩起。再次按下鍵后，開關換到另外的兩路，空車指示燈亮起。　　圖4-2啟動/停止按鍵電路　　4 自動清零部分　　由于顯示部分的特殊要求，即計

26、費停止后屏幕上仍然要保持計費的所有信息，只有當下次計費啟動時才清零從新開始計費。VHDL語言的特殊性，不能在一個結構中用兩個不同的動作使其賦值。所以必須要有一個瞬間清零的信號，當FPGA的清零I/O端口為“1”時就自動清零。使用電容的充放電功能來實現(xiàn)，按鍵斷開時清零輸出端為接地，按鍵閉合時電容充電清零端為高電平，充完電后清零端輸出又為低電平，當按鍵斷開后，通過一個2k歐姆的電阻放電，為下次充電做好準備。如圖4-3所示。

27、;　　圖4-3 自動清零電路　　系統(tǒng)仿真與下載實現(xiàn)　　1 QuartusⅡ軟件介紹　　5.1.1軟件特點　　QuartusⅡ是Altera公司自行設計的一個完全集成化、易學易

28、用的可編程邏輯設計環(huán)境，它提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：　　可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件；　　芯片(電路)平面布局連線編輯；　　LogicLock增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對

29、原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；　　功能強大的邏輯綜合工具；　　完備的電路功能仿真與時序邏輯仿真工具；　　定時/時序分析與關鍵路徑延時分析；　　可使用SignalTapⅡ邏輯分析工具進行嵌入式的邏輯分析；　　支持軟件源文

30、件的添加和創(chuàng)建，并將它們連接起來生成編程文件；　　使用組合編譯方法可一次完成整體設計流程；　　自動定位編譯錯誤；　　高效的期間編程與驗證工具；　　可讀入標準的EDIF網表文件、VHDL網表文件、和Verilog網表文件；</p&

31、gt;　　能生成第三方EDA軟件使用的VHDL網表文件和Verilog網表文件；　　5.1.2 QuartusⅡ設計流程：　　設計輸入：完成器件的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具；　　綜合：包括分析和綜合器、輔助工具和RT

32、L查看器等工具；　　不懼連線：將設計綜合后的網表文件映射到實體器件的過程，包括Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具；　　時序分析；　　2仿真結果

33、;　　2.1整體仿真　　對電路整體進行仿真，得出如下仿真波形圖5-1。圖中，當復位信號reset為高電平時，系統(tǒng)所有寄存器、計數(shù)器都清零；當開始計費信號start信號有效時，計費器開始計費，根據(jù)出租車行駛的速度sp[2..0]的取值計算所用花費和行駛里程；當停止計費信號有效時，計費器停止工作。 　　圖5-1 出租車計費器仿真波形圖&

34、lt;/p>　　2.2速度模塊仿真　　速度模塊的仿真波形圖如圖5-2所示。該模塊根據(jù)出租車所處的運行狀態(tài)和不同的形式速度，對相應數(shù)目的時鐘周期進行計數(shù)，車每行駛100m時輸出信號clkout輸出高電平。　　圖5-2 速度模塊仿真波形圖<b&g

35、t;　　2.3計程模塊仿真　　計程模塊的仿真波形如圖5-3所示。圖中，當reset信號有效時，系統(tǒng)復位清零；否則，對輸入信號clkout進行十進制計數(shù)。　　圖5—3計程模塊仿真波形圖　　2.4計時模塊仿真　　計時模

36、塊的仿真波形圖如圖5-4所示。預設1000個時鐘周期為20s，對時鐘周期進行計數(shù)，每計1000個時鐘周期輸出高電平，指示計時20秒。　　圖5-4 計時模塊仿真波形圖　　2.5 計費模塊仿真　　計費模塊的仿真波形圖如圖5-5所示。當reset信號有效時，系統(tǒng)復位清零；否則，當計時計費信號timecount和計程計

37、費信號clkout為高電平時，按照一定計費規(guī)則進行計費。　　圖5-5計費模塊仿真功能圖　　綜上所述，本設計的出租車計費器完全符合系統(tǒng)設計的要求，實現(xiàn)了出租車計費器所需的各項基本功能。　　5.3設計測試　　利用QuartusⅡ6.0對所

38、設計出租車計費器的VHDL代碼進行了仿真，并在CycloneⅡ型可編程數(shù)字實現(xiàn)系統(tǒng)上實現(xiàn)了該控制。該數(shù)字實現(xiàn)系統(tǒng)分成兩部分，一是FPGA的下載板，它主要包括所使用的芯片、RS-232接頭、接腳轉換插槽等；另一部分是I/O實驗板，它主要包括顯示、脈沖輸出等。出租車計費器的各部分利用數(shù)字實驗系統(tǒng)所附的RS-232連接線將計算機中的VHDL代碼設計的內容燒錄到該實驗系統(tǒng)的EPC2C35F672C8芯片中進行測試，測試結果基本實現(xiàn)了總費用=起費

39、用+(里程-3km)×里程單價+等待時間×等待單價的出租車計費模式。　　第六章總結及展望　　本文論述了基于FPGA的出租車計費器設計，分別介紹了整個系統(tǒng)和各個模塊的設計，使用FPGA芯片、VHDL硬件描述語言作為設計手段，利用自頂向下的模塊化設計思路，通過在QuartusⅡ軟件下進行的模擬仿真，

40、并進行相應的硬件下載調試，證明所設計的系統(tǒng)完成了出租車計費器的功能，各項技術指標符合預定標準，具有一定實用性。由于本人在經驗水平上的欠缺，設計中可能存在很多不足，請各位老師予以指證！　　近年來，F(xiàn)PGA在通信、控制、數(shù)據(jù)計算等領域得到了廣泛的應用，利用FPGA來設計電子產品可減少電子系統(tǒng)的開發(fā)風險和開發(fā)成本；縮短了上市時間；通過在系統(tǒng)編程、遠程在線重構等技術降低維護升級成本。并且，F(xiàn)PGA器件的

41、成本越來越低，Actel公司發(fā)布第三代的基于Flash的可編程邏輯方案，這些新的FPGA芯片最低價將達到1.5美元，代表全球最低成本的FPGA。這些都說明可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)的出租車計費器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設計出更多更強大的功能，提高產品競爭力。未來基于FPGA平臺的出租車計費器將會有更低的成本、更小的體積、更安全、更精確和更多功能。

42、;　　·致謝　　本次設計從選題到最后完成，都得到了指導老師付敏老師的悉心指導。付老師淵博的知識、嚴謹?shù)闹螌W態(tài)度和誨人不倦的精神永遠是我學習的榜樣。同時，感謝論文指導組的劉海力老師和郭仟老師對選題的分析。在系統(tǒng)設計過程中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設計與實現(xiàn)。<

43、;p>　　·主要參考文獻　　[1] 劉韜，樓興華. 《FPGA數(shù)字電子系統(tǒng)設計與開發(fā)實例導航》[M]. 北京:人民郵電出版社，2005.6， 27～36.　　[2] 王輝，殷穎，陳婷，俞一鳴. MAX+plusⅡ和QuartusⅡ應用于開發(fā)技巧[M]. 北京:機械工業(yè)出版社，2007.1，293～31

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48、t;p>　　[14] 周潤景，圖雅，張麗敏. 基于Quartus II 的FPGA/CPLD 數(shù)字系統(tǒng)設計實例[J]. 北京：電子工業(yè)出版社，2007.　　[15] 劉欲曉，方強，黃宛寧.EDA技術與VHDL電路開發(fā)應用實踐[M]；北京：電子工業(yè)出版社，2009（4），175～186.　　[16] [英]Jone Wulenskl. VHDL Di

49、gtal System Design[M]，北京：電子工業(yè)出版社，2004，10～105.　　[17] San Jose. MAX+PLUS II Introduction USA[M]：Altera Corporation，2004，52～69.　　附錄

50、　VHDL程序　　Speed模塊　　library ieee; --加載庫文件　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.a

51、ll;　　entity speed is　　port( --定義輸入輸出端口　　clk :in std_logic;　　reset:in std_logic;　　start:in std_log

52、ic;　　stop :in std_logic;　　sp :in std_logic_vector(2 downto 0);　　clkout:out std_logic　　);　　end

53、speed;　　architecture rtl of speed is　　begin　　process(clk,reset,start,stop,sp) --敏感信號發(fā)生變化時，啟動進程　　type state_type is

54、(s0,s1); --枚舉類型；　　variable s_state:state_type; 　　variable cnt:integer range 0 to 28;　　variable kinside:integer range 0 to 30;&l

55、t;b>　　begin　　case sp is --速度選擇　　when"000"=>kinside:=0; --停止狀態(tài)或空檔　　when"001"=>kinside:=28; --第一檔<

56、/p>　　when"010"=>kinside:=24; --第二檔　　when"011"=>kinside:=20;--第三檔　　when"100"=>kinside:=16;--第四檔

57、;　　when"101"=>kinside:=12;--第五檔　　when"110"=>kinside:=8;--第六檔　　when"111"=>kinside:=4;--第七檔　　end case;

58、　　if reset='1'then--復位清零　　s_state:=s0;　　elsif clk'event and clk='1'then--時鐘上升沿到達時，狀態(tài)轉換　　case s_stat

59、e is　　when s0=>　　cnt:=0;　　clkout<='0';　　if start='1'then

60、;　　s_state:=s1;　　else　　s_state:=s0;　　end if;　　when s1=>

61、　　clkout<='0';　　if stop='1'then　　s_state:=s0;--相當于無客上車　　elsif sp="000"then　　s_state:=s1;--有客上車但車速為0，即剛上

62、車還未起步　　elsif cnt=kinside then　　cnt:=0;　　clkout<='1';　　s_state:=s1;　　else<

63、/b>　　cnt:=cnt+1;　　s_state:=s1;　　end if;　　end case;　　end if;</b

64、>　　end process;　　end rtl;　　Times模塊　　library ieee; --加載庫文件　　use ie

65、ee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity times is　　port( --定義輸入輸出端口　　clk :in std_logic;</

66、p>　　reset:in std_logic;　　start:in std_logic;　　stop :in std_logic;　　sp :in std_logic_vector(2 downto 0);　　timecount:out s

67、td_logic　　);　　end times;　　architecture rtl of times is　　begin　　process(reset,

68、clk,sp,stop,start)--啟動進程　　type state_type is(t0,t1,t2);　　variable t_state:state_type;　　variable waittime:integer range 0 to 1000;&l

69、t;b>　　begin　　if reset='1'then--復位清零　　t_state:=t0;　　elsif(clk'event and clk='1')then--時鐘上升沿到達

70、case t_state is　　--根據(jù)條件完成狀態(tài)轉換　　when t0=>　　waittime:=0;　　timecount<='0';　　if

71、start='1'then　　t_state:=t1;　　else　　t_state:=t0;　　end if;　　wh

72、en t1=>　　if sp="000"then　　t_state:=t2;　　else　　waittime:=0;　　t_state:=t1;&

73、lt;/p>　　end if;　　when t2=>　　waittime:=waittime+1;--等待時間加1　　timecount<='0';<

74、;p>　　if waittime=1000 then　　timecount<='1';--產生一個時間計費脈沖　　waittime:=0;　　elsif stop='1'then　　t_state:=t0;</p&g

75、t;　　elsif sp="000"then　　t_state:=t2;　　else　　timecount<='0';　　t_state:=t1;

76、　　end if;　　end case;　　end if;　　end process;　　end rtl;</b&g

77、t;　　Kilometers模塊　　library ieee; --加載庫文件　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　e

78、ntity kilometers is　　port(--定義輸入輸出端口　　clkout,reset:in std_logic;　　kmcnt1:out std_logic_vector(3 downto 0);　　kmcnt2:out std_log

79、ic_vector(3 downto 0);　　kmcnt3:out std_logic_vector(3 downto 0)　　);　　end kilometers;　　architecture rtl of kilometers

80、is　　begin　　process(clkout,reset)--啟動進程　　variablekm_reg:std_logic_vector(11 downto 0);　　begin

81、;　　if reset='1'then--復位清零　　km_reg:="000000000000";　　elsif clkout'event and clkout='1'then--時鐘上升沿到達時進行計程<

82、;p>　　if km_reg(3 downto 0)="1001"then--對應里程十分位　　km_reg:=km_reg+"0111";--十分位向個分位進位　　else　　km_reg(3 downto 0):=

83、km_reg(3 downto 0)+"0001";　　end if;　　end if;　　kmcnt1<=km_reg(3 downto 0);　　kmcnt2<

84、=km_reg(7 downto 4);　　kmcnt3<=km_reg(11 downto 8);　　end process;　　end rtl;　　Kmmoney模塊

85、　　library ieee; --加載庫文件　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity kmmoney is　　port(

86、 --定義輸入輸出端口　　clk :in std_logic;　　reset :in std_logic;　　timecount:in std_logic;　　clkout :in std_logic;<

87、;p>　　kmcnt2 :in std_logic_vector(3 downto 0);　　kmcnt3 :in std_logic_vector(3 downto 0);　　count1 :out std_logic_vector(3 downto 0);　　count2 :out std_lo

88、gic_vector(3 downto 0);　　count3 :out std_logic_vector(3 downto 0)　　);　　end kmmoney;　　architecture rtl of kmmoney is&

89、lt;/p>　　signal cash:std_logic_vector(11 downto 0);　　signal price:std_logic_vector(3 downto 0);　　signal enable:std_logic;　　begin</b&

90、gt;　　kmmoney1:PROCESS(cash,kmcnt2)--此進程產生下一進程的敏感信號　　begin　　if cash>="000001000000"then　　price<=&q

91、uot;0100";　　else　　price<="0100";　　end if;　　if(kmcnt2>="0011")OR(kmc

92、nt3>="0001")then　　enable<='1';　　else　　enable<='0';　　end if;<

93、/p>　　end process;　　kmmoney2:process(reset,clkout,clk,enable,price,kmcnt2)　　variable reg2:std_logic_vector(11 downto 0);　　variable clkout_cnt:in

94、teger range 0 to 10;　　begin　　ifreset='1'then　　cash<="000000000011";--起步費用設為3元　　elsif clk&#

95、39;event and clk='1'then　　--判斷是否需要時間計費，每20s加一元　　if timecount='1'then　　reg2:=cash;　　if reg2(3 downto 0)+"0001&q

96、uot;>"1001"then--產生進位　　reg2(7 downto 0):=reg2(7 downto 0)+"00000111";　　if reg2(7 downto 4)>"1001"then　　cash<=reg2+&qu

97、ot;000001100000";　　else　　cash<=reg2;　　end if;　　else

98、;　　cash<=reg2+"0001";　　end if;　　--里程計費　　elsif clkout='1' and enable='1'then<

99、;p>　　if clkout_cnt=9 then　　clkout_cnt:=0;　　reg2:=cash;　　if "0000"&reg2(3 downto 0)+price(3 downto 0)>"00001001"then

100、　　reg2(7 downto 0):=--十位進位　　reg2(7 downto 0)+"00000110"+price;　　if reg2(7 downto 4)>"1001"then--百位進位　　cash<=reg2+&q

101、uot;000001100000";　　else　　cash<=reg2;　　end if;　　else<p&g

102、t;　　cash<=reg2+price;　　end if;　　else--對時鐘計數(shù)　　clkout_cnt:=clkout_cnt+1;　　end if;<

103、;p>　　end if;　　end if;　　end process;　　count1<=cash(3 downto 0);--總費用的個位　　count2<=cash(7

104、downto 4);--總費用的十位　　count3<=cash(11 downto 8);--總費用的百位　　end rtl;　　TOP模塊　　library ieee;

105、;　　use ieee.std_logic_1164.all;　　entity top is　　port(--定義整個系統(tǒng)的輸入輸出端口　　clk :in std_logic;　　reset :in std_logic;

106、　　start :in std_logic;　　stop :in std_logic;　　sp :in std_logic_vector(2 downto 0);　　kmcnt1:out std_logic_vector(3 downto 0);　　kmcnt2:o

107、ut std_logic_vector(3 downto 0);　　kmcnt3:out std_logic_vector(3 downto 0);　　count1:out std_logic_vector(3 downto 0);　　count2:out std_logic_vector(3 downto 0)

108、;　　count3:out std_logic_vector(3 downto 0)　　);　　end top;　　architecture rtl of top is&l

109、t;p>　　--對上述電路模塊進行元件定義　　component speed is--定義速度模塊　　port(　　clk :in std_logic;　　reset:in std_logic;&

110、lt;p>　　start:in std_logic;　　stop :in std_logic;　　sp :in std_logic_vector(2 downto 0);　　clkout:out std_logic　　);&

111、lt;/p>　　end component speed;　　component times is --定義計時模塊　　port(　　clk :in std_logic;　　reset:in std_

112、logic;　　start:in std_logic;　　stop :in std_logic;　　sp :in std_logic_vector(2 downto 0);　　timecount:out std_logic&l

113、t;b>　　);　　end component times;　　component kilometers is--定義計程模塊　　port(　　clkout,reset:in std_logic;<

114、/p>　　kmcnt1:out std_logic_vector(3 downto 0);　　kmcnt2:out std_logic_vector(3 downto 0);　　kmcnt3:out std_logic_vector(3 downto 0)　　);&l

115、t;/b>　　end component kilometers;　　component kmmoney is--定義計費模塊　　port(　　clk :in std_logic;

116、;　　reset :in std_logic;　　timecount:in std_logic;　　clkout :in std_logic;　　kmcnt2 :in std_logic_vector(3 downto 0);　　kmcnt3 :in std_l

117、ogic_vector(3 downto 0);　　count1 :out std_logic_vector(3 downto 0);　　count2 :out std_logic_vector(3 downto 0);　　count3 :out std_logic_vector(3 downto 0)&l

118、t;/p>　　);　　end component kmmoney;　　signal clktmp :std_logic;　　signal timetmp:std_logic;　　signal kmtmp2

119、:std_logic_vector(3 downto 0);　　signal kmtmp3 :std_logic_vector(3 downto 0);　　begin　　--使用定義的例化模塊　　U1:speed PORT MAP(c

120、lk,reset,start,stop,sp,clktmp);　　U2:times PORT MAP(clk,reset,start,stop,sp,timetmp);　　U3:kilometers PORT MAP(clktmp,reset,kmcnt1,kmtmp2,kmtmp3);　　U4:kmmoney

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