數(shù)字集成電路的設(shè)計(jì)流程

1、數(shù)字集成電路的設(shè)計(jì)流程,設(shè)計(jì)輸入：以電路圖或HDL語言的形式形成電路文件；輸入的文件經(jīng)過編譯后，可以形成對電路邏輯模型的標(biāo)準(zhǔn)描述；邏輯仿真（功能仿真）：對如上形成的邏輯描述加入輸入測試信號，檢查輸出信號是否滿足設(shè)計(jì)要求；在此沒有考慮任何時間關(guān)系，只是檢測邏輯是否有錯；,數(shù)字集成電路的設(shè)計(jì)流程,系統(tǒng)分割（設(shè)計(jì)綜合）：采用特定的設(shè)計(jì)方法分解實(shí)現(xiàn)電路模型，得到電路實(shí)際采用的邏輯單元及其相互連接形式；在GA設(shè)計(jì)時，電路會分割為2-3輸入的邏輯

2、單元，在FPGA設(shè)計(jì)中，分割為4輸入邏輯單元,而采用CPLD設(shè)計(jì)時，則分割為更大的邏輯單元。,數(shù)字集成電路的設(shè)計(jì)流程,系統(tǒng)分割（設(shè)計(jì)綜合）：采用特定的設(shè)計(jì)方法分解實(shí)現(xiàn)電路模型，得到電路實(shí)際采用的邏輯單元及其相互連接形式；在GA設(shè)計(jì)時，電路會分割為2-3輸入的邏輯單元，在FPGA設(shè)計(jì)中，分割為4輸入邏輯單元,而采用CPLD設(shè)計(jì)時，則分割為更大的邏輯單元。,數(shù)字集成電路的設(shè)計(jì)流程,前仿真：采用綜合出的電路結(jié)構(gòu)，對每個邏輯單元添加上對應(yīng)的時間

3、延遲信息；在此基礎(chǔ)上進(jìn)行仿真，檢測電路是否存在邏輯或時序錯誤；電路的布局，定位與布線：對于通過前仿真的電路系統(tǒng)，從全局到局部，進(jìn)行每個單元的定位以及相關(guān)的連線安排；,數(shù)字集成電路的設(shè)計(jì)流程,電路參數(shù)提取：根據(jù)連線的具體長度和負(fù)載程度，提取每一根連線的電阻/電容參數(shù)，得到相應(yīng)的時間延遲信息；后仿真：將提取的連線參數(shù)代入到電路中，在此基礎(chǔ)上進(jìn)行仿真，檢測電路是否存在邏輯或時序錯誤；,數(shù)字集成電路的設(shè)計(jì)流程,CAD階段(20世紀(jì)60- 8

4、0年代初期) 利用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代手工操作。出現(xiàn)大量的軟件工具產(chǎn)品。 由于各公司獨(dú)立開發(fā)，設(shè)計(jì)各階段的軟件彼此獨(dú)立，不能進(jìn)行系統(tǒng)級的仿真與綜合，不利于復(fù)雜系統(tǒng)設(shè)計(jì)。,電子系統(tǒng)設(shè)計(jì)的自動化過程,CAE階段(80年代到90年代初期) 各種設(shè)計(jì)工具，如原理圖輸入、編譯與鏈接、邏輯模擬、測試碼生成、版圖自動布局以及各種單元庫均已齊全?？梢杂蒖TL級開始，實(shí)現(xiàn)從設(shè)計(jì)輸入到版圖輸出的全過程設(shè)計(jì)自動化。

5、 各種底層文本設(shè)計(jì)語言開始涌現(xiàn)。,電子系統(tǒng)設(shè)計(jì)的自動化過程,EDA階段(20世紀(jì)90年代以后)開始追求貫徹整個設(shè)計(jì)過程的自動化，硬件描述語言(HDL)已經(jīng)成為廣泛使用的標(biāo)準(zhǔn)，設(shè)計(jì)的工具也已經(jīng)相對成熟，從設(shè)計(jì)輸入、邏輯綜合到各層次的仿真工具都已具備比較完善的性能。設(shè)計(jì)者可將精力集中于創(chuàng)造性的方案與概念的構(gòu)思上。,電子系統(tǒng)設(shè)計(jì)的自動化過程,在邏輯設(shè)計(jì)階段，針對設(shè)計(jì)的輸入編輯、仿真和綜合過程，需要使用必要的軟件工具進(jìn)行支持；這種設(shè)計(jì)

6、工具主要可以分為兩類： 一類是由PLD的制造商推出的針對特定器件的設(shè)計(jì)工具；另一類是由專業(yè)軟件公司推出的針對特定用途的設(shè)計(jì)工具。,數(shù)字集成電路的設(shè)計(jì)工具,由PLD的制造商推出，例如Altera公司的Maxplus II,Quartus II，Xilinx公司的ISE等。這類工具的優(yōu)點(diǎn)是從設(shè)計(jì)輸入直到器件下載，設(shè)計(jì)的全過程都能在一個工具中實(shí)現(xiàn)，使用非常簡單方便；缺點(diǎn)是該類工具以器件綜合為目標(biāo)，對于不能實(shí)現(xiàn)直接綜合的電路的行為設(shè)計(jì)不能支持

7、。,針對特定器件的設(shè)計(jì)工具,由專業(yè)的工具設(shè)計(jì)者推出，例如Synplicity公司的綜合工具Synplify, Model Technology公司的仿真工具M(jìn)odelSim等。這類工具通常專業(yè)性比較強(qiáng)，包容性好，可以最大限度地兼容HDL語言的各種描述，適應(yīng)從抽象到具體的各種設(shè)計(jì)方式。缺點(diǎn)是其專用性比較強(qiáng)，使用的簡便性不及第一類。,針對特定用途的設(shè)計(jì)工具,仿真工具M(jìn)odelSim綜合工具Synplify 設(shè)計(jì)工具M(jìn)axplus II,

8、Quartus,關(guān)于設(shè)計(jì)工具的簡單介紹,仿真工具用于對HDL程序進(jìn)行仿真，采用軟件運(yùn)算形式對電路功能進(jìn)行驗(yàn)證；該仿真工具全面支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)，支持語言中的各種抽象行為描述，可以用于對電路設(shè)計(jì)各階段的仿真。,HDL仿真工具：Modelsim,軟件安裝；點(diǎn)擊圖標(biāo)，打開程序；建立項(xiàng)目（Project）:File/New/Project為項(xiàng)目命名,并確定路徑和工作庫；建立源文件：File/New/Source/VH

9、DL；例：設(shè)計(jì)一個全加器,Modelsim SE 5.5e使用要點(diǎn),ENTITY fulladder IS PORT ( a ,b,ci: IN bit; co,s: OUT bit);END fulladder;ARCHITECTURE rtl OF fulladder ISBEGIN s<=a xor b xor ci; co<=(a and b) or (a and ci

10、) or (b and ci);end rtl;,Modelsim SE 5.5e使用要點(diǎn),進(jìn)行編輯，保存文件：命名/指定路徑；在源程序編輯窗口中對已保存的文件進(jìn)行編譯，結(jié)果可以在項(xiàng)目窗口中看到；編譯完成后，在項(xiàng)目窗口中將文件添加到項(xiàng)目中：Project/Add File to Project；在其他工具中編譯的文件也可以直接添加到項(xiàng)目中。,Modelsim SE 5.5e使用要點(diǎn),在項(xiàng)目窗口中，裝載設(shè)計(jì)項(xiàng)目：vsim full

11、adder；打開波形窗口：view wave *；將信號端口添加到波形窗口中：add wave *；對各輸入信號進(jìn)行設(shè)置：force -repeat 20 ns a 0 0 ns, 1 10 nsforce -repeat 40 ns b 0 0 ns, 1 20 nsforce -repeat 80 ns ci 0 0 ns, 1 40 ns,Modelsim SE 5.5e使用要點(diǎn),設(shè)置完畢后，在波形窗口中進(jìn)行仿真并觀察結(jié)果

12、；仿真完畢后，可以執(zhí)行quit –sim 命令退出仿真；,Modelsim SE 5.5e使用要點(diǎn),Modelsim SE 5.5e使用要點(diǎn),在上述仿真中，沒有考慮延遲時間，輸入變化與輸出變化發(fā)生在同一時刻，這屬于邏輯仿真。如果考慮器件的時間延遲，可以將源程序中的信號賦值語句改為如下形式： s<=a xor b xor ci after 7 ns; co<=(a and b) or (a and ci) or (