專用集成電路設計第一章

1、課件,1,專用集成電路設計在通信領域的應用,FPGA芯片的一些具體應用，如：用于實現語音合成，糾錯編碼，基帶調制解調，以及系統(tǒng)控制等功能。 調制解調器，由于需要大量的復雜數學運算，并且對調制解調器的大小、重量、功耗特別關注，這就對FPGA的要求就更高，調制解調器的速度隨FPGA的速度的提高而不斷提高。FPGA在通信領域的應用，大大改善了現代通信系統(tǒng)的性能，也極大地推動了SOC的發(fā)展。相關教材及研討會,課件,2,課程介紹,專用集成電

2、路設計 專用集成電路技術是在集成電路發(fā)展的基礎上，結合電路和系統(tǒng)的設計方法，利用計算機輔助技術和設計工具，發(fā)展而來的一種把實用電路或電路系統(tǒng)集成化的設計方法。  定義：將某種特定應用電路或電路系統(tǒng)用集成電路的設計方法制造到一片半導體芯片上的技術稱為ASIC技術。 特點：體積小，成本低，性能優(yōu)，可靠性高，保密性強，產品綜合性能和競爭力好。,課件,3,課程介紹,學時32：理論、實驗考核教材：張丕

3、狀編著，《基于VHDL的CPLD/FPGA開發(fā)與應用》，國防工業(yè)出版參考書： 【美】Micheal john sebastian smith 著；虞惠華譯，《專用集成電路》，電子工業(yè)出版社,課件,4,本課程的主要講授內容,第1章 概述第2章 可編程邏輯器件第3章 硬件描述語言VHDL的基本框架介紹第4章 VHDL典型語句第5章 常用數字邏輯電路單元與VHDL描述方法第6章 可編程器件的開發(fā)環(huán)境（實驗）

4、第7章 SOPC設計入門（發(fā)展動態(tài) 了解）第8章 數據采集中控制器設計（綜合應用與提高）,課件,5,第一章 概述,1.1 EDA技術的發(fā)展概況1.2 EDA技術的基本內容1.3 可編程邏輯器件1.4 軟件開發(fā)工具1.5 硬件描述語言概述1.6 基于VHDL的CPLD/FPGA的設計流程1.7 IP 核,課件,6,1.1 EDA技術的發(fā)展概況,利用EDA技術進行電子系統(tǒng)的設計，特點：用軟件的方式設計硬件；用軟件方式設

5、計的系統(tǒng)到硬件系統(tǒng)的轉換是由有關的開發(fā)軟件自動完成的；設計過程中可以用軟件進行各種仿真；系統(tǒng)可現場編程，在線升級；整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。,課件,7,1.1 EDA技術的發(fā)展概況,1. 計算機輔助設計(CAD)階段 2. 計算機輔助工程設計(CAED)階段 3. 電子系統(tǒng)設計自動化(EDA)階段 （1）高層綜合的理論與方法取得了較大的進展，改變了電路系統(tǒng)傳統(tǒng)的設計方式；

6、 （2）采用硬件描述語言輕松描述10萬門以上的設計； （3）可測試綜合設計，提供了仿真功能，縮短了電路設計時間； （4）嵌入IP 核技術，降低了對設計工程師的專業(yè)知識的要求； （5）提供了并行設計工程框架結構的集成化設計環(huán)境；,,課件,8,傳統(tǒng)硬件設計方法：自下而上,從選擇具體元器件開始，并用這些元器件進行邏輯電路設計，從而完成系統(tǒng)的硬件設計，然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件

7、設計采用通用邏輯元器件：74系列和CMOS4000系列在系統(tǒng)硬件設計的后期進行調試和仿真：只有在部分或全部硬件電路連接完畢，才可以進行電路調試，一旦考慮不周到，系統(tǒng)設計存在較大缺陷，則要重新設計，使設計周期延長。,課件,9,1.2 EDA技術的基本內容,從EDA技術的應用范圍而言，EDA技術包括電子電路設計的各個領域。從低頻電路到高頻電路，從線性電路到非線性電路，從模擬電路到數字電路，從分立電路到集成電路的全部設計過程，涉及電子工程

8、師進行產品開發(fā)的全過程，以及電子產品的全過程中期望由計算機提供的各種輔助設計工作。 利用EDA技術進行電子系統(tǒng)設計主要有四個方面：PCB（印刷電路板）、全定制或半定制ASIC、FPGA/CPLD開發(fā)與應用及混合電路設計。 本書從三個方面的內容了解FPGA/CPLD的開發(fā)與應用： ① 可編程邏輯器件；（載體）

9、 ② 軟件開發(fā)工具；(智能化的自動化設計工具) ③ 硬件描述語言。（表達手段）,,課件,10,全定制設計 全定制ASIC是利用集成電路的最基本設計方法（不使用現有庫單元），對集成電路中所有的元器件進行精工細作的設計方法。 全定制設計可以實現最小面積，最佳布線布局、最優(yōu)功耗，得到最好的電特性。該方法尤其適宜于模

10、擬電路，數?；旌想娐芬约皩λ俣?、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現成元件庫的場合。 特點：精工細作，設計要求高、周期長，設計成本昂貴。 由于單元庫和功能模塊電路越加成熟，全定制設計的方法漸漸被半定制方法所取代。在現在的IC設計中，整個電路均采用全定制設計的現象越來越少。,課件,11,半定制設計 半定制設計方法又分成基于標準單元的設計方法和基于

11、門陣列的設計方法。 基于標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發(fā)器等，按照某種特定的規(guī)則排列，與預先設計好的大型單元一起組成ASIC。 基于門陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。 半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風險小的小批量數字電路設計。,,課件,12,1.3 可編程

12、邏輯器件,可編程邏輯器件PLD是ASIC的一個重要分支，是廠家作為一種通用型器件生產的半定制電路，用戶可通過對器件編程實現所需要的邏輯功能。優(yōu)點 ：成本低、使用靈活、設計周期短、可靠性高、風險小。 PLD分為簡單低密度PLD和復雜高密度PLD。 應用最廣泛的PLD主要是現場可編程門陣列FPGA和復雜可編程邏輯器件CPLD。CPLD：可編程邏輯宏單元、可編程I/O單元、可編程內部連線FPGA

13、：可編程邏輯塊、可編程I/O模塊、可編程內部連線SOPC: 半導體產業(yè)的未來,課件,13,1.4 軟件開發(fā)工具,1. 由Altera公司開發(fā)的EDA集成開發(fā)工具，現已經歷了四代產品。分別為A+Plus、MAX+Plus、MAX+PlusⅡ、QuartusⅡ。 2. Lattice公司推出的EDA集成開發(fā)工具主要有ispSynario、ispExpert、ispDesign EXPERT 和ispLEVER。 3. X

14、inlinx公司推出的EDA集成開發(fā)工具主要有Foundation和ISE。,課件,14,1.5 硬件描述語言概述（1）,常用的硬件描述語言主要有VHDL、Verilog HDL、ABEL-HDL和AHDL等。 1. VHDL語言 用于描述數字系統(tǒng)的結構、行為、功能和接口。是在一般的計算機高級語言的基礎上，加上一些具有硬件特征的語句。 VHDL程序結構的特點：它將一項工程設計，或稱設計實體分成外部

15、（或稱可視部分及端口）和內部（或稱不可視部分）。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調用這個設計實體。 特點：具有較強的行為描述能力，設計效率高,課件,15,1.5 硬件描述語言概述（2）,2. Verilog HDL Verilog HDL的最大特點就是易學易用，如果有C語言的編程經驗，可以在一個較短的時間內很快地學習和掌握。支持Ｖerilog HDL的EDA工

16、具較多，適合于寄存器傳輸級（RTL）和門電路級的描述，其綜合過程比VHDL簡單，但在高級行為描述方面不如VHDL。 在模數混合設計中得到廣泛應用，特別是在亞微米和深亞微米專用集成電路及高密度FPGA中， Verilog HDL的發(fā)展前景更廣闊。,課件,16,1.5 硬件描述語言概述（3）,3. ABEL-HDL 廣泛應用于各種可編程器件的邏輯功能設計， Lattice公司的EDA集成開發(fā)工具支持該語

17、言。4. AHDL 模塊化硬件描述語言，是根據Altera公司的MAX和FLEX系列器件的特點專門設計的。,在眾多硬件描述語言中，VHDL和Verilog HDL作為IEEE的工業(yè)標準語言，得到了許多EDA公司的支持，在電子工業(yè)領域中，已成為通用硬件描述語言，將承擔全部的數字系統(tǒng)設計任務。,課件,17,1.6 基于EDA軟件的CPLD/FPGA設計流程,圖1-1 基于EDA的CPLD/FPGA設計流程,課件,18,

18、1.6 基于EDA軟件的CPLD/FPGA設計流程,1. 設計輸入 設計輸入是指利用EDA工具中的文本編輯器或圖形編輯器等對系統(tǒng)的邏輯功能進行描述，以文本方式或圖形方式表達出來，進行編輯和編譯，變成HDL文件格式。常用的設計輸入方式有以下四種方式： (1) 原理圖輸入方式 (2) 文本輸入方式（VHDL） (3) 波形輸入方式

19、 (4) 狀態(tài)圖輸入方式,課件,19,1.6 基于EDA軟件的CPLD/FPGA設計流程,2. 編譯 編譯包括排錯、數據網表文件提取、邏輯綜合、裝配文件（仿真文件與編程配置文件）生成以及基于目標器件的工程時序分析等。3. 仿真：功能仿真和時序仿真4. 下載及測試 把經過仿真后的編程文件通過編程器將設計文件下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。,課件,2

20、0,FPGA典型設計流程,課件,21,功能定義/器件選型,在FPGA設計項目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外要根據任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。 一般都采用自頂向下的設計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。,課件,22,設計輸

21、入,設計輸入是將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入給EDA工具的過程。常用的方法有硬件描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應用比較廣泛，它將所需的器件從元件庫中調出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護，不利于模塊構造和重用。更主要的缺點是可移植性差，當芯片升級后，所有的原理圖都需要作一定的改動。目前，在實際開發(fā)中應用最

22、廣的就是HDL語言輸入法，利用文本描述設計，其主流語言是Verilog HDL和VHDL。其共同的突出特點：語言與芯片工藝無關，利于自頂向下設計，便于模塊的劃分與移植，可移植性好，具有很強的邏輯描述和仿真功能，而且輸入效率很高。 可以用HDL為主，原理圖為輔的混合設計方式，以發(fā)揮兩者的各自特色。,課件,23,功能仿真,功能仿真也稱為前仿真是在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。仿

23、真前，要先利用波形編輯器和HDL等建立波形文件和測試向量(即將所關心的輸入信號組合成序列)，仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。如果發(fā)現錯誤，則返回設計修改邏輯設計。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。,課件,24,綜合優(yōu)化,所謂綜合就是將較高級抽象層次的描述轉化成較低層次的描述。

24、綜合優(yōu)化根據目標與要求優(yōu)化所生成的邏輯連接，使層次設計平面化，供FPGA布局布線軟件進行實現。就目前的層次來看，綜合優(yōu)化(Synthesis)是指將設計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網表，而并非真實的門級電路。真實具體的門級電路需要利用FPGA制造商的布局布線功能，根據綜合后生成的標準門級結構網表來產生。為了能轉換成標準的門級結構網表，HDL程序的編寫必須符合特定綜合器所要求的風格。由于門級

25、結構、RTL級的HDL程序的綜合是很成熟的技術，所有的綜合器都可以支持到這一級別的綜合。常用的綜合工具有Synplicity公司的Synplify/Synplify Pro軟件以及各個FPGA廠家自己推出的綜合開發(fā)工具。(XST),課件,25,綜合后仿真,綜合后仿真檢查綜合結果是否和原設計一致。目前的綜合工具較為成熟，對于一般的設計可以省略這一步，但如果在布局布線后發(fā)現電路結構和設計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。

26、在功能仿真中介紹的軟件工具一般都支持綜合后仿真。,課件,26,實現與布局布線,布局布線可理解為利用實現工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進行連線，并產生相應文件(如配置文件與相關報告)，實現是將綜合生成的邏輯網表配置到具體的FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網表中的硬件原語和底層單元合理地配置到芯片內部的固有硬件結構上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間

27、作出選擇。布線根據布局的拓撲結構，利用芯片內部的各種連線資源，合理正確地連接各個元件。目前，FPGA的結構非常復雜，特別是在有時序約束條件時，需要利用時序驅動的引擎進行布局布線。布線結束后，軟件工具會自動生成報告，提供有關設計中各部分資源的使用情況。由于只有FPGA芯片生產商對芯片結構最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。,課件,27,時序仿真,時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設計網表中來檢測有

28、無時序違規(guī)(即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等)現象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。在功能仿真中介紹的軟件工具一般都支持時序仿真。,課件,28,板級仿真與驗證,板級仿真主要應

29、用于高速電路設計中，對高速系統(tǒng)的信號完整性、電磁干擾等特征進行分析，一般都以第三方工具進行仿真和驗證。,芯片編程與調試,課件,29,1.7 IP核,具有知識產權的功能模塊，稱之為IP模塊，也稱為IP核。分為三類： 1. 軟核（Soft IP Core）：與工藝無關的VHDL程序 IP軟核通常使用HDL文本形式提交給用戶。雖然它經過RTL級設計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息，具有很大的靈活性。