納米集成電路多種老化效應的協(xié)同緩解技術研究.pdf

1、隨著集成電路技術的飛速發(fā)展，其工藝尺寸也越來越小，使得電路的集成度與功能得到大幅度的提高，然而這也給電路可靠性帶來更大挑戰(zhàn)。作為影響電路可靠性的一個重要因素，電路老化，研究者們一直對其保持著高度關注。目前關于老化的研究主要包含老化效應模型研究與老化效應的優(yōu)化兩個方面，并且集中于硅基MOS管與集成電路中。當集成電路工藝尺寸縮小到45nm及以下時，為了緩解越來越嚴重的漏電流現(xiàn)象，高k材料開始引進。高k材料的引進使PBTI效應對晶體管的影響得

2、到研究者的高度關注，并且和其他老化效應的聯(lián)合優(yōu)化是目前所欠缺的。本文主要是研究隨著高k柵介質晶體管的使用，關于多種電路老化效應的聯(lián)合優(yōu)化問題。
　　當CMOS器件的特征尺寸減小到45nm以下時，高k柵介質材料的引入使得發(fā)生在NMOS管上的正偏置溫度不穩(wěn)定性效應和熱載流子注入效應變得越來越顯著。這兩種老化效應會引起晶體管閾值電壓上升，電路發(fā)生時序違規(guī)，功能失效。本文考慮了晶體管堆疊效應對串聯(lián)晶體管的信號占空比和開關概率的影響，提出了

3、一種更精確的PBTI和HCI效應的老化模型，并引入綜合考慮信號占空比和開關概率的W衡量值，根據(jù)W值的大小對輸入信號重排序，來減小PBTI和HCI效應引起的電路老化。實驗結果表明，與HSPICE仿真結果相比，原有模型的平均誤差為3.9％，而本文所提模型的平均誤差能減小到1.4％，利用W值排序法進行晶體管輸入信號重排序，邏輯門的壽命平均可以提高11.7％。
　　在高k材料晶體管中，PBTI效應越來顯著，以前只優(yōu)化NBTI效應而忽略PB

4、TI效應是不完善的。本文通過分析這兩種老化效應與單元門晶體管結構的關系，可以得知，對于與非門，PBTI效應產生的老化約為NBTI效應的1.27倍，而對于或非門，NBTI效應產生的老化約為PBTI效應的2.19倍，即NBTI與PBTI效應對與非門和或非門的老化影響結果相反。由此，本文使用晶體管輸入信號重排序方法對這兩種老化效應進行聯(lián)合優(yōu)化。實驗結果表明，將NBTI和PBTI效應綜合考慮，會使電路壽命平均提高10.8％，最高可以提高17.3