高可靠性嵌入式仿真測(cè)試平臺(tái)的硬件邏輯設(shè)計(jì).pdf

1、隨著嵌入式系統(tǒng)的廣泛應(yīng)用,嵌入式系統(tǒng)軟件的質(zhì)量備受關(guān)注。仿真測(cè)試技術(shù)融合了仿真和測(cè)試的特點(diǎn),是一種保證嵌入式系統(tǒng)軟件質(zhì)量的有效途徑。本課題在研究了嵌入式軟件特點(diǎn)及仿真測(cè)試技術(shù)的基礎(chǔ)上,參考現(xiàn)有的嵌入式仿真平臺(tái)和技術(shù)成果,提出了獨(dú)有的嵌入式仿真平臺(tái)的設(shè)計(jì)思路和實(shí)現(xiàn)架構(gòu)。該平臺(tái)采用了分層次的分布式多前端結(jié)構(gòu),并且前端采用模塊化的設(shè)計(jì)原則。通過(guò)平臺(tái)程序的運(yùn)行,該平臺(tái)可以提供諸多數(shù)字接口、通信接口及控制接口,具有較強(qiáng)的通用性和擴(kuò)展性,解決了嵌入

2、式軟件測(cè)試通用性差的難題。
　　 本論文的研究重點(diǎn)是測(cè)試平臺(tái)中的兩個(gè)重要測(cè)試前端——仿真I/O測(cè)試前端和高速數(shù)據(jù)通信測(cè)試前端的FPGA設(shè)計(jì)實(shí)現(xiàn)。其中,仿真I/O測(cè)試前端是基于XilinxVirtex_ⅡPro系列開(kāi)發(fā)板構(gòu)建的小型SOPC系統(tǒng),FPGA內(nèi)嵌的PowerPC處理器負(fù)責(zé)接收、解析上位機(jī)指令并進(jìn)行任務(wù)調(diào)度,FPGA控制接口邏輯模塊實(shí)現(xiàn)任務(wù)的具體執(zhí)行。仿真I/O測(cè)試前端通過(guò)軟硬件協(xié)同設(shè)計(jì)方法為待測(cè)系統(tǒng)提供靈活的接口類型及時(shí)