基于靜態(tài)邏輯蘊(yùn)涵的組合電路功耗優(yōu)化.pdf

1、隨著CMOS集成電路規(guī)模和速度的迅速提高，以及在便攜式電子產(chǎn)品中的廣泛應(yīng)用，電路功耗問(wèn)題顯得越來(lái)越突出。功耗優(yōu)化技術(shù)可以在芯片設(shè)計(jì)的各個(gè)層次展開(kāi)，本文主要研究如何在邏輯層降低電路功耗。 本文介紹了一種優(yōu)化組合邏輯電路功耗的方法，其主要思想是，當(dāng)電路每個(gè)節(jié)點(diǎn)的翻轉(zhuǎn)頻率確定后，通過(guò)冗余添加和去除的方法消除高功耗的節(jié)點(diǎn)，從而降低總功耗。為了達(dá)到這個(gè)目的，我們首先將電路中每個(gè)節(jié)點(diǎn)按功耗從低到高排列，每次考慮一個(gè)低功耗節(jié)點(diǎn)，利用基于遞歸學(xué)

2、習(xí)的算法找出它在電路中的邏輯蘊(yùn)涵關(guān)系；然后利用這些蘊(yùn)涵關(guān)系在電路中添加一些邏輯門(mén)和連接，增加電路的冗余；最后通過(guò)去除這些冗余化簡(jiǎn)電路，達(dá)到去除高功耗節(jié)點(diǎn)的目的，從而在不改變電路輸入輸出功能的前提下降低電路功耗。這個(gè)功耗優(yōu)化過(guò)程是重復(fù)的，每次選擇一個(gè)新的節(jié)點(diǎn)，最后得到一個(gè)總跳變減少的電路。實(shí)驗(yàn)數(shù)據(jù)表明，該方法對(duì)于降低電路功耗是十分有效的。 在該功耗優(yōu)化過(guò)程中，能找到的蘊(yùn)涵關(guān)系的多少直接影響到電路功耗優(yōu)化程度的大小。遞歸學(xué)習(xí)雖然是一

3、種完全的尋找邏輯蘊(yùn)涵的方法，但考慮到尋找邏輯蘊(yùn)涵的最優(yōu)解是個(gè)NP完全問(wèn)題，因此要想在合理的時(shí)間內(nèi)尋找蘊(yùn)涵勢(shì)必要限制遞歸學(xué)習(xí)的深度，而這又將直接影響到能找到的蘊(yùn)涵的數(shù)量。因此，我們引進(jìn)了一種新的尋找邏輯蘊(yùn)涵的方法，該方法的靈感來(lái)自于單通道演繹故障的模擬算法。它充分利用了靜態(tài)邏輯蘊(yùn)涵的內(nèi)部關(guān)系和集合運(yùn)算引進(jìn)一系列的法則，而后利用這些法則的重復(fù)使用尋找蘊(yùn)涵。 在邏輯綜合工具SIS下，本文實(shí)現(xiàn)了改進(jìn)的邏輯蘊(yùn)涵尋找算法。對(duì)標(biāo)準(zhǔn)電路集Mcn