AVS視頻編碼器的熵編碼與插值部分的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf

1、近年來,隨著數(shù)字信號(hào)處理技術(shù)的發(fā)展,給視頻和音頻信號(hào)的處理和存儲(chǔ)帶來了一次革命,表現(xiàn)為將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)進(jìn)行處理和存儲(chǔ)。這也隨之帶來了數(shù)字信息處理量過大的問題,表現(xiàn)為從模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的原始數(shù)據(jù)量是巨大的。隨著對(duì)視頻圖像質(zhì)量要求的提高,數(shù)據(jù)量將會(huì)繼續(xù)增大,這就給數(shù)字信號(hào)的處理和存儲(chǔ)帶來了巨大的挑戰(zhàn)。為了壓縮這個(gè)數(shù)據(jù)量,誕生了視頻壓縮技術(shù),即用更小的數(shù)據(jù)量來表示更多的視頻圖像信息的方法。
　　 綜上所述,設(shè)計(jì)基于當(dāng)前流

2、行的視頻編碼標(biāo)準(zhǔn)的編碼器,具有廣泛而深遠(yuǎn)的科研與市場價(jià)值。本文就是在研究了目前先進(jìn)視頻編碼標(biāo)準(zhǔn)(MPEG-4、H.264、AVS等)的基礎(chǔ)上,提出了一個(gè)基于.AVS標(biāo)準(zhǔn)(Audio and Video coding Standard)的編碼器的硬件設(shè)計(jì)結(jié)構(gòu),并對(duì)該結(jié)構(gòu)中的熵編碼與插值部分進(jìn)行了詳細(xì)分析與研究,對(duì)具體實(shí)現(xiàn)的功能細(xì)節(jié)用Verilog HDL語言進(jìn)行了編寫,并在ISE開發(fā)環(huán)境中進(jìn)行仿真,最終在Virtex5開發(fā)板中完成了在線測

3、試驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該編碼器的熵編碼與插值部分能夠完成AVS標(biāo)準(zhǔn)對(duì)圖像的實(shí)時(shí)編碼處理要求,并可以下載到FPGA芯片中完成編碼器的指定操作。
　　 本文所做的工作以及創(chuàng)新點(diǎn)如下:
　　 (1)調(diào)研目前流行的視頻編碼標(biāo)準(zhǔn)發(fā)展現(xiàn)狀,著重研究了AVS視頻標(biāo)準(zhǔn)以及該標(biāo)準(zhǔn)下對(duì)圖像處理編碼的方法,并認(rèn)真學(xué)習(xí)了標(biāo)準(zhǔn)中的熵編碼部分與插值部分,弄清這兩部分的工作原理。
　　 (2)學(xué)習(xí)當(dāng)前嵌入式視頻處理的方法,調(diào)研FPGA技術(shù)的發(fā)

4、展現(xiàn)狀和功能特點(diǎn)。掌握FPOA芯片的開發(fā)流程、Virtex5系列芯片的功能特點(diǎn)以及軟硬件開發(fā)環(huán)境ISE、仿真驗(yàn)證環(huán)境ModelSim SE的操作方法,學(xué)習(xí)Verilog HDL語言的編程方法。
　　 (3)在對(duì)AVS標(biāo)準(zhǔn)熵編碼部分進(jìn)行深入研究的基礎(chǔ)上,本文結(jié)合FPGA芯片的特點(diǎn),提出了一種兩選擇器單周期并行檢測Exb-Golomb碼字位數(shù)的編碼方法,即“首位1”快速檢測算法。并設(shè)計(jì)了一種采用32位數(shù)據(jù)輸出碼流的硬件實(shí)現(xiàn)結(jié)構(gòu)。同時(shí)

5、,還給出了一種用FIFO來暫存Exb-Golomb碼流的方法,解決了宏塊頭數(shù)據(jù)與量化殘差數(shù)據(jù)的同步連接問題,不但提高了編碼器的工作頻率,也減少了硬件資源的占用。
　　 (4)本文對(duì)AVS標(biāo)準(zhǔn)的插值算法進(jìn)行優(yōu)化設(shè)計(jì),提出了一種數(shù)據(jù)組合填充模塊的結(jié)構(gòu)設(shè)計(jì),即開辟專用存儲(chǔ)區(qū)域,對(duì)參考樣本數(shù)據(jù)進(jìn)行暫存處理,從而提高了讀取插值數(shù)據(jù)的速度。特別是采用高階次的濾波器對(duì)1/2像素、1/4像素進(jìn)行一步插值,實(shí)現(xiàn)了在單周期內(nèi)快速完成一行與一列數(shù)據(jù)的

6、插值算法,從而減少了運(yùn)算時(shí)間。本文根據(jù)FPGA硬件設(shè)計(jì)的特點(diǎn),采用移位與加法運(yùn)算來替代乘法運(yùn)算,大大提高了編碼器的效率。
　　 (5)本文設(shè)計(jì)了一種用Verilog HDL語言實(shí)現(xiàn)的FPGA硬件結(jié)構(gòu),并對(duì)其進(jìn)行仿真驗(yàn)證和綜合,給出了實(shí)驗(yàn)結(jié)果與數(shù)據(jù)。本文將熵編碼與插值部分的硬件編程語言綜合后下載到Virtex5芯片中,進(jìn)行了在線測試驗(yàn)證。選擇一幅實(shí)驗(yàn)圖像,首先用rm52j軟件(AVS標(biāo)準(zhǔn)參考代碼軟件)進(jìn)行分析,得出結(jié)果,然后與本論