面向特定應(yīng)用的三維網(wǎng)絡(luò)研究.pdf

1、隨著云計(jì)算、大數(shù)據(jù)等應(yīng)用領(lǐng)域的發(fā)展，互連網(wǎng)絡(luò)規(guī)模越來越大，以適應(yīng)更大規(guī)模的數(shù)據(jù)計(jì)算和通信業(yè)務(wù)。當(dāng)前二維網(wǎng)絡(luò)在規(guī)模擴(kuò)大時(shí)，面臨著信號(hào)完整性、電源泄露、時(shí)鐘同步等問題，這些都導(dǎo)致網(wǎng)絡(luò)架構(gòu)的設(shè)計(jì)復(fù)雜度和成本急劇增加，因而難以滿足日益增加的應(yīng)用需求，三維網(wǎng)絡(luò)架構(gòu)便成為了當(dāng)前比較理想的一種選擇。針對(duì)不同的應(yīng)用，在設(shè)計(jì)三維網(wǎng)絡(luò)架構(gòu)時(shí)需要考慮不同的應(yīng)用特點(diǎn)。本文總結(jié)了眾核和加速應(yīng)用領(lǐng)域的研究背景及發(fā)展現(xiàn)狀，針對(duì)兩種特定應(yīng)用的需求展開對(duì)三維網(wǎng)絡(luò)的研究，

2、主要取得了以下研究成果。
　　1.基于三維集成電路技術(shù)的眾核互連網(wǎng)絡(luò)設(shè)計(jì)多采用TSV（硅穿孔）實(shí)現(xiàn)層間互連，而大規(guī)模的使用TSV將導(dǎo)致眾核芯片成品率得不到保證。因此，本文提出了一種基于部分重疊簇結(jié)構(gòu)的三維網(wǎng)絡(luò)架構(gòu)，該架構(gòu)方案在不增加芯片設(shè)計(jì)復(fù)雜度的基礎(chǔ)上提高眾核互連芯片的成品率，同時(shí)保證眾核芯片的整體網(wǎng)絡(luò)性能?；?OPNET搭建仿真平臺(tái)對(duì)所提架構(gòu)進(jìn)行仿真分析，結(jié)果表明該架構(gòu)確實(shí)能取得滿意的網(wǎng)絡(luò)性能。
　　2.硬件加速在搜索