65nm高性能SRAM體系架構及電路實現(xiàn).pdf

1、嵌入式SRAM作為SoC芯片的重要組成部分，其性能決定了高性能SoC整體性能的提升。近年來，雖然得益于集成電路設計方法，EDA技術及集成電路制造工藝的發(fā)展，嵌入式SRAM在速度，密度及功耗等性能指標上得到了很大程度的提升，但是微處理器的處理速度的提升高于SRAM性能提升速度，因此SRAM性能的進一步提高仍然是高性能SoC的迫切需求。
　　 本論文基于國家核高基重大專項《嵌入式CPUSRAM編譯器關鍵技術研究》在SMIC65nm工

2、藝下實現(xiàn)了一款16Kb高性能SRAM設計。為滿足在1.2V，典型工藝角，室溫下讀出延時(Tcq)小于800ps，面積小于28826.512um2的設計指標，本論文從SRAM整體架構設計，高性能譯碼電路設計，精確時序電路產(chǎn)生，面積優(yōu)化等多方面進行了優(yōu)化設計。
　　 首先，本論文對現(xiàn)有的SRAM架構設計方法的優(yōu)缺點，適用條件做了詳細的分析。在分析的基礎上，根據(jù)本論文中16KbSRAM的特點，選擇存儲陣列劃分的架構設計方法來實現(xiàn)該16

3、KbSRAM。為選擇最優(yōu)的陣列劃分方法，文中對兩種劃分方法進行仿真驗證，比較其性能及實現(xiàn)面積，選擇了其中一種最優(yōu)的SRAM架構實現(xiàn)方法；其次，考慮到精確的SRAM時序產(chǎn)生電路設計能有效的提高SRAM的整體工作速度，降低功耗，本論文對精確的SRAM時序產(chǎn)生電路進行了詳細而深入的分析。早期采用反相器鏈來實現(xiàn)時序控制的方式存在反相器延時不能有效跟隨存儲單元讀操作放電延時的問題，而且在深亞微米工藝下，工藝偏差增大，這種問題越來越突出。為解決反相

4、器鏈時序產(chǎn)生電路的缺陷，電容比及電流比復制位線技術被提出，這兩種復制位線技術采用冗余的復制列及復制單元來模擬存儲單元的讀操作以產(chǎn)生SPAM控制信號。電容比及電流比復制位線技術中復制列的單元與存儲陣列單元一致，保證復制列的寄生電容與存儲陣列的位線寄生電容一致，復制單元讀操作電流與當前讀操作單元電流一致，因此能準確的跟隨SRAM讀操作放電延時。上述兩種技術只能保證在固定電源電壓下時序信號的精確產(chǎn)生，當SRAM工作在某一電壓范圍內(nèi)時，采用電容

5、比及電流比技術實現(xiàn)時序控制時出現(xiàn)隨電源電壓變化，位線放電延時增加，降低了SRAM性能的問題。本論文針對工作在一定電壓范圍內(nèi)的SRAM。創(chuàng)造性的提出一種可編程復制位線技術保證SRAM在所有工作電壓下均能精確產(chǎn)生時序信號，仿真與測試結果均顯示本文中提出的可編程復制位線技術很好地提升了SRAM性能；再次，本論文通過對現(xiàn)有譯碼電路結構形式及特點進行了分析比較，選擇全靜態(tài)譯碼邏輯來實現(xiàn)本論文中16KbSRAM。在對譯碼電路中晶體管進行尺寸設定時，

6、采用邏輯努力分析方法，確定在65nm工藝下獲得最優(yōu)延時的邏輯門的扇出值?？紤]到65nm工藝下，線延時已經(jīng)能夠與邏輯門延時相比擬，特別是在SRAM中從預譯碼到二級譯碼需經(jīng)過很長互連線的情況，本論文討論了采用包含互連線延時的邏輯路徑設計方法，并最終實現(xiàn)了本論文中的高速譯碼電路。
　　 本論文實現(xiàn)的16KbSRAM在典型電壓下后仿讀出延時為540ps，滿足了設計指標。在SMIC65nm工藝下的流片測試結果表明該16KbSRAM能工作在